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Forum: FPGA, VHDL & Co. Schaltungsteile in Modelsim mit Timing simulieren


Autor: Frager (Gast)
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Ich habe einige HDLs mit zugehörigen benches, die ich in Modelsim 
funktionell simuliere. Wie kann ich das reale Timing (in etwa) 
simulieren?

Wenn man mit der ISE ein Timing Modell generiert, bezieht es sich ja auf 
die gesamte Schaltung, die synthetisiert wird. Ich will aber nur einige 
teil davon haben, aber mit realem Timing der Zellen.

Mir ist natürlich klar, daß kein routing berücksichtigt werden kann, 
weil dieses nicht exisitert. Ich möchte aber die Verwendung der original 
Cores statt nur der Modelsimmathematik. Es geht z.B. um das reale timing 
von dividern und Schaltzeiten asynchroner Logiken.

Autor: Klaus Falser (kfalser)
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Das Routing ist ein wesentlicher Beitrag zu den Verzögerungszeiten.
Ohne Routing kein reales Timing.
Solange Du keine Schweinereien in Deinem Design machts, solange also das 
ganze Design sysnchron aufgebaut ist, sieht man bei einer 
Timing-Simulation auch nicht mehr als bei der funktionalen.
Warum glaubst Du eine Timing-Simulation zu benötigen?

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