VHDL: Aufsteigende Adresse an Port ausgeben

Hallo Miteinander!

Ich habe folgendes Problem:
Ich möchte an 4 Ports eine aufsteigende Adresse ausgeben.
Dafür hab ich folgendes Programm mit einem Zähler, der Zählerstand soll 
an dann an den Ports ausgegeben werden.
Bei der Simulation wird folgende Fehlermeldung ausgegeben:

WARNING:Simulator:29 - at 0 ns: Warning: There is an 'U'|'X'|'W'|'Z'|'-' 
in an arithmetic operand, the result will be 'X'(es).

Code:

ENTITY MAIN IS
   PORT (CLK:      IN std_logic;
  Output:   OUT STD_LOGIC_VECTOR(3 downto 0) := "0000");
END;


ARCHITECTURE BEHAVIOR OF M200_MASTER IS
   signal Count : std_logic_vector (3 downto 0);

BEGIN

   PROCESS (CLK)
   BEGIN
      IF CLK='1' AND CLK'event THEN
      Output <= Count;
      END IF;
   END PROCESS;

   PROCESS
   BEGIN
      Count <= Count + 1;
   END PROCESS;

END BEHAVIOR;




Entwicklungsumgebung: Xilinx ISE 9.1i

Bin für Hilfe wirklich dankbar!