Gast
#597316
Hallo! Was VHDL angeht bin ich leider ein ziemlicher Anfänger und habe daher ein Problem mit der Simulation unter ISE 9.1. Bei einem sehr simplen Beispiel habe ich das Problem, dass die configuration bei der Simultion nicht beachtet wird. D.h. die für die Komponente genannte Entity und Architektur wird nicht eingesetzt und daher die Warnung "No entity is bound for inst" ausgegeben... library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity FullAdder is Port ( InA : in STD_LOGIC; InB : in STD_LOGIC; InCarry : in STD_LOGIC; Sum : out STD_LOGIC; Carry : out STD_LOGIC); end FullAdder; architecture Structural of FullAdder is component HalfAdd port (I_a, I_b : in STD_LOGIC; O_s, O_c : out STD_LOGIC); end component; signal Carry1 : STD_LOGIC; signal Carry2 : std_logic; signal Sum1 : STD_LOGIC; begin HalfAdd1 : HalfAdd port map (InA, InB, Sum1, Carry1); HalfAdd2 : HalfAdd port map (Sum1, InCarry, Sum, Carry2); Carry <= Carry1 or Carry2; end Structural; configuration HalfAdd_cfg of FullAdder is for Structural for all: HalfAdd use entity work.HalfAdder(Behavioral) port map (I_a, I_b, O_s, O_c); end for; end for; end HalfAdd_cfg;