Hallo Wir haben eine FPGA-Platine erstellt. Der Systemtakt beträgt 40MHz. Im EMV-Labor wurde festgestellt das der FPGA sehr stark abstrahlt. Wie kann ich die Abstrahlung reduzieren? Habe ich vielleicht bei der Beschaltung des FPGAs Fehler gemacht?
Etwas mehr Informationen bitte. Befindet sich die Platine in einem Gehäuse? Gehen Leitungen in das Gehäuse? Ihr werdet sicherlich nicht die nackte Platine nach Störaussendung (EN 55011???) bewerten!?
Driver Strength resduzieren, internen Takt ändern, mehrere Takte benutzen, die unterschiedliche Freq haben, Leitungsführung verbessern
@FPGA-Spezialist:
> mehrere Takte benutzen, die unterschiedliche Freq haben
Mit so einem Ratschlag wäre ich vorsichtig ... das schreit nach Probleme
:-)
Mfg
Thomas Pototschnig
Das ist die Standardwaffe im Falle vieler externer Signale, die EMV-Probleme machen. Unterschiedliche Takte im FPGA sind genauso problematisch, wie unterschiedliche Takte auf dem Board: Wenn man einige Grundregeln beachtet, ist das kein Thema! Oft genug reicht es, extern angetriebene Wandler mit nicht ausgerechnet derselben Freq des FPGA-Systemtaktes zu speisen und einen Busanschluss zu einem Controller anders zu takten. Da man hier eh frei ist, hat man da viele Möglichkeiten. Man muss immer sehen, daß nicht zuviel Elektronik auf demselben Takt hängt, denn die ziehen alle gleichzeit an der Versorgung.
Wie reduziere ich denn "Driver Strength"? Auf der Platine ist ein FPGA und ein µC. Zudem sind auf der Platine 3 Quarze verbaut. Die Platine ist 4 lagig. Grüsse Johannes
@ FPGA Spezialist (Gast) >Das ist die Standardwaffe im Falle vieler externer Signale, die Klar, wenn das jemand mit DEM Namen sagt, muss es ja so sein. ;-) Mann, wir kenn ja noch nicht mal ANSATZWEISE die Schaltung. Da mit konkreten Hinweisen zu helfen ist nicht möglich, und Allgemeinplätze verbreiten unsinnig. >EMV-Probleme machen. Unterschiedliche Takte im FPGA sind genauso >problematisch, wie unterschiedliche Takte auf dem Board: Wenn man einige >Grundregeln beachtet, ist das kein Thema! Oft genug reicht es, extern >angetriebene Wandler mit nicht ausgerechnet derselben Freq des >FPGA-Systemtaktes zu speisen und einen Busanschluss zu einem Controller >anders zu takten. Da man hier eh frei ist, hat man da viele Es leben die Schwebungen! >Möglichkeiten. Man muss immer sehen, daß nicht zuviel Elektronik auf >demselben Takt hängt, denn die ziehen alle gleichzeit an der Versorgung. Und? Wenn die ordentlich geblockt und layoutet ist passt das schon. Bestenfalls einen Spread Spectrum Oszillator würd ich mir da noch gefallen lassen. Aber wegen EMV neue Taktquellen einzuführen, ist. . . . naja. MfG Falk
@ Johannes (Gast) >Wie reduziere ich denn "Driver Strength"? Auf der Platine ist ein FPGA Mittels Constaints im UCF (User Constraint File). >und ein µC. Zudem sind auf der Platine 3 Quarze verbaut. Die Platine ist >4 lagig. Schön und gut, sagt aber noch nichts über die Qualität des Layouts aus. MfG Falk
@Johannes High Speed Digital Design. A Handbook of Black Magic (Gebundene Ausgabe) von Howard W. Johnson (Autor), Martin Graham (Autor) http://www.amazon.de/Speed-Digital-Design-Handbook-Black/dp/0133957241/ref=sr_1_1/303-6038156-6102603?ie=UTF8&s=books-intl-de&qid=1184487584&sr=8-1
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