Gast
#609586
Hallo zusammen, ich möchte ein 25MHz Takt im FPGA für einen Timer auf ca. 100 KHz teilen. Im Datenblatt von XILINX wird der Frequenzteiler der DLL mit folgenden Teilerverhältnissen beschrieben: 1.5, 2 ...8 oder 16. Jedoch bekomme ich den Takt in der DLL nur halbiert! Sind höhere Teilerraten eig nur über FlipFlops möglich oder wie bringe ich der DLL das anständige Teilen bei:) Entwicklungsumgebung: XILINX ISE 8.2 Implementiert habe ich die DLL wie folgend: component CLKDLL -- synopsys translate_off generic( DUTY_CYCLE_CORRECTION : Boolean := TRUE; CLKDV_DIVIDE : real := 16 ); -- synopsys translate_on port( CLKIN : in std_ulogic := '0'; CLKFB : in std_ulogic := '0'; RST : in std_ulogic := '0'; CLK0 : out std_ulogic; CLK90 : out std_ulogic; CLK180 : out std_ulogic; CLK270 : out std_ulogic; CLK2X : out std_ulogic; CLKDV : out std_ulogic; LOCKED : out std_ulogic ); end component; Wenn ich das komplette VHDL Gerüst jedoch durch den Place&Route laufen lasse zeigt er mir jedoch in den TIMING Constraints an, dass der Takt (CLKDV) nur halbiert wurde. Kennt sich jemand mit den Teilern aus und könnte mir nen Tip geben? Vielen Dank Chris