Gast
#614994
Hallo da draußen, bin XILINX-Anfänger. Meine Frage: Wenn ich ein FPGA/CPLD ausgelesen habe gibt es dann eine Möglichkeit das JED-File lesbar darzustellen, also als ABEL-, VHDL- o.Ä. Datei ? Danke Otto
Gast
#615005
@ Otto Richter (Gast) >gibt es dann eine Möglichkeit das JED-File lesbar darzustellen, also als >ABEL-, VHDL- o.Ä. Datei ? Theoretisch ja, praktisch kaum. ISE kann das jedenfalls nicht. MFG Falk
Wenn Du das JED-File 'desynthetisieren' kannst, dann wird das Ergebnis dir nicht viel bringen. Maximal bekommst Du tausende von Gattern, die wild und planlos in der Landschaft liegen. Der strukturierte Aufbau und alle Variablennamen, die ein VHDL-File lesbar machen, gehen bei der Synthese verloren und sind nicht mehr im JED-File zu finden. Kannst ja mal als Test ein Assemblerprog decompilieren und selbst da wirst Du schon wenig Freude am Ergebnis haben. Und das ist nur ein lineares Programm...
Gast
#615849
@ Michael F_xxxxxxx (grisu901) >Landschaft liegen. Der strukturierte Aufbau und alle Variablennamen, die >ein VHDL-File lesbar machen, gehen bei der Synthese verloren und sind >nicht mehr im JED-File zu finden. Ja, aber . . . >Kannst ja mal als Test ein Assemblerprog decompilieren und selbst da >wirst Du schon wenig Freude am Ergebnis haben. Und das ist nur ein >lineares Programm... Ist eine Logik im CPLD nichtlinear? Am Ende sind es auch nur ROMs + FlipFlops. Mit etwas Erfahrung kann man das schon recht gut und schnell reengineeren. MFG Falk
Mit linear meinte ich, dass es nur einen Prozessor gibt, der die Sachen linear abarbeitet und keine Parallelausführung, wie bei FPGAs. Und letzteres macht meiner Meinung nach die Rückerkennung der Funktion nicht unwesentlich komplexer. In einem CPLD wirst Du keine ROMs finden ;-) Im CPLD hat man afaik eine programmierbare UND/ODER-Matrix mit angehängter OLMC. Das FPGA ist aus LUTs aufgebaut. Während meiner langwierigen Ausbildung durfte ich vor ein paar Jahren auch mal die Fuse-Map für ein GAL (16V8) von Hand entwerfen. Keine schöne Aufgabe und das war ja noch einfach im Vergleich zur Komplexität eines CPLD oder FPGA. Bei der Rückerkennung der Logik gibt es dann auch noch das Problem, dass das Synthesetool i.d.R. in die Trickkiste greift, um das Design zu optimieren. Und ob man dann noch ohne weiteres aus den Gattern die Funktion erkennt? Ich stehe der ganzen Sache skeptisch gegenüber, lasse mich aber gerne eines Besseren belehren :-)
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