Hallo, die Synthese erzeugt aus einem '*', bei denen die Signale eine Bitbreite größer 18 bit haben, einen Multiplizierer mit 4 BlockMults ("Style" steht auf Auto, ist hier aber unwichtig). Laut Synthese-Guide kann dieser nicht gepipelined werden (OK, das pdf ist für ISE 8.1 geschrieben, ich benutze 8.2). In der Virtex-2 Userguide ist allerdings (unter "Using Embedded Multipliers") eine pipelined Variante angegeben -- leider ohne eine zugehörige VHDL-Beschreibung. Es sollte kein Problem sein, den nachzubauen (es sind alle Bitbreiten annotiert), aber irgendwie müsste das doch "inferrierbar" sein? Jedenfalls steht unter dem Schaubild "MULT35X35_S Submodule", und das hört sich schwer nach einem Makro an. -- stefan
OK, die CoreGen-Variante habe ich vergessen, und damit kann man das erzeugen. Allerdings scheint es keine Variante mit Latenz 3 zu geben, sondern nur 4 aufwärts für 24 Bit Operanden. -- stefan
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