Guten Tag zusammen. Zuersteinmal die Vorwarnung, dass ich nicht so tief in der Materie programmierbare Logik drinstecke. Ich hab in meiner Arbeit einen schematischen Schaltungsaufbau, mit VHDL "nachgebaut", dabei half es mir, dass etliche benutzte Funktionsblöcke eine kurze VHDL-Beschreibung mitlieferten oder zumindest eine Logiktabelle hatten. Jetzt ist der resultierende Logikzellen bedarf aber deutlich größer als bei der grafischen Programmierung. Kann man mit VHDL einen ähnlichen oder gleichen Bedarf erreichen oder ist es real, dass ich mit eigenem Code höher liege?
Ich würde sagen das hängt von der Fähigkeit des Synthesetools ab. Wenn du etwas grafisch zeichnet, dann instanzierst du somit direkt die tatsächlich vorhandenen "Primitives". Das Synthesetool hat also gar keine Chance auf die Idee zu kommen, andere Bausteine für die grafische Beschreibung zu verwenden. Hingegen bei VHDL muss das Synthesetool schon mehr machen und je nach dem kommt es (vorwiegend bei größeren Beschreibungen) auch vor, dass von Syntheseschritt zu Syntheseschritt ein unterschiedlicher Platzbedarf vorliegt. Wie halt das Synthesetool gerade lustig ist, die gleiche Funktion wird aber in allen Fällen gegeben sein. Mit VHDL hast du halt einen höheren Abstraktionsgrad, manchmal dann zum Preis von Platz. Dafür stehst du mit grafischer Beschreibung sehr schnell an, wenn du komplexere Sachen machen willst.
@ Chiller (Gast) >Jetzt ist der resultierende Logikzellen bedarf aber deutlich größer als >bei der grafischen Programmierung. Dann ist was schief gelaufen. > Kann man mit VHDL einen ähnlichen oder gleichen Bedarf erreichen Aber sicher. Wobei dass ggf. von der Erfahrung des PRogramierers sowei vom Synthesetool abhängt. > oder ist es real, dass ich mit eigenem Code höher liege? Nicht notwendigerweise. MFG Falk
@Falk: Gegenfrage: Wird eine Beschreibung mit VHDL kleiner im Vergleich zu Schematic? Was meinst du?
@ Johnsn (Gast) >Gegenfrage: Wird eine Beschreibung mit VHDL kleiner im Vergleich zu >Schematic? Was meinst du? Kann man pauschal nicht sagen. Wenn man von VHDL UND der Zielarchitektur Ahnung hat, dann bekommt man mit VHDL sehr gute Ergebnisse hin. MFG Falk
Wenn man mit Xilinx Schematics arbeitet, dann wird die Zeichnung von der GUI in VHDL umgewandelt und dann kompiliert. Es gibt also keinen Grund, warum Schematics vom Prinzip resourcen-schonender sein sollte. Klaus
>Wenn man mit Xilinx Schematics arbeitet, dann wird die Zeichnung von der >GUI in VHDL umgewandelt und dann kompiliert. Oh. Das hätte ich nun nicht erwartet. VHDL steht von der Abstraktionsstufe ja deutlich höher als die Zeichnung mit den Logikgattern. Das ist ja fast so, als wenn man einen Assembler-Quelltext zunächst nach ADA wandelt, um dann letztendlich die ausführbare Binärdatei zu generieren.
Jain: der entstehende VHDL-Code macht eigentlich nichts anderes als genau die von dir in der Schematic verwendeten primitives zu instantiieren und zu verbinden. Insofern ist der VHDL-Code eigentlich nichts anderes als eine Netzliste.
Stefan: Das FPGA hat die Logikgatter die du gezeichnet hast gar nicht direkt zur Verfügung, sondern nur ein paar spezielle Elemente, auf die deine Schaltung abgebildet werden muss. Vergleiche es damit: du willst AVR-Assembler-Code auf einem PIC ausführen; eine direkte 1:1-Umsetzung geht nicht, deswegen übersetzt man die direkten Anweisungen an den AVR-Prozessor erst mal in eine allgemeine Verhaltensbeschreibung (z.B. C), und kompiliert das dann für den PIC.
Ich tendiere zu einem Hersteller-unabhängigen Tool für die SCH. Damit kommt am am besten klar und kann importieren. Allerdings ist es auch nicht so schlimm, mal ein SCH-Xilinx-Disign zu übersetzen, die *.vhj umzubennenen und das ganze ins Altera zu stopfen. Der meiste Aufwand ist eh, die Cores auszutauschen.
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