Gast
#620773
Hallo zusammen, mit welchem UCF-Befehl kann ich den Logikzustand der Ausgänge eines FPGA nach dem Reset festlegen?
@ Dietmar (Gast) >mit welchem UCF-Befehl kann ich den Logikzustand der Ausgänge eines >FPGA nach dem Reset festlegen? Mit gar keinem. Was man tun kann ist den Resetzustand von FlipFlops festlegen. Den hab ich aber jetzt nicht parat. RTFM hilft dir weiter. Constraints Guide. Oder du nutzt einen asynchronen Reset für deine FlipFlops und verbindest ihm mit dem POR Primitive. MfG Falk
Falk Brunner wrote: > @ Dietmar (Gast) > >>mit welchem UCF-Befehl kann ich den Logikzustand der Ausgänge eines >>FPGA nach dem Reset festlegen? > > Mit gar keinem. Was man tun kann ist den Resetzustand von FlipFlops > festlegen. Den hab ich aber jetzt nicht parat. Einfach das Signal entsprechend initialisieren:
1 | |
Das bringt fuer die Synthese ueberhaupt nichts, das interessiert nur den Simulator. Fuer den wirklichen FPGA muss man init attributes vergeben.
Doch, siehe "VHDL Language Support" im XST User Guide.
Gast
#621571
Das bringt für die Synthese soviel, daß das image, das der FPGA bekommt, dort entsprechend initialisiert ist! Aber mit dem Reset hat das nichts zu tun. Eine FPGA-Schlatung wird ja nicht nur eingeschaltet und geladen, daher brauchen zumindeste die FSMs immmer einen startreset und ein Signal von Aussen, das auch wirklich resettet-1
Die VHDL-Initwerte werden durch den Globalen Reset geladen, der lässt sich auch aktivieren ohne das FPGA neu zu konfigurieren.
FPGA Spezialist wrote: > Eine FPGA-Schlatung wird ja nicht nur eingeschaltet und geladen, > daher brauchen zumindeste die FSMs immmer einen startreset und ein > Signal von Aussen, das auch wirklich resettet-1 Du solltest das Spezialist aus deinem Namen streichen. Hier im Forum wird der Reset, zumindest was SRAM basierte FPGAs betrifft, deutlich ueberbewertet. Cheers, Roger
Antwort schreiben
Bitte melde dich an, um einen Beitrag zu schreiben.