max Länge Datenbus / Addressbus / CLK etc Formeln gesucht

wie lauten denn dazu die englischen schlagwörtern, nach denen man suchen 
kann?

Ich würde mal behaupten dass die max. Leitungslänge etc. im Wesentlichen 
vom Treiber abhängt. Ich hatte hier mal ein Design das 2 Griffe ins Klo 
verursachte weil die verwendete CPU derart schwache Treiber hatte. 
Nachdem ich im 3. Design direkt neben die CPU das ganze mit einem CPLD 
entkoppelt hatte lief das ganze problemlos. Was will uns das sagen ? 
Erfahrung ist der beste Koch ;-)

Stefan

> mich interessieren zu dieser thematik die formeln, die dahinterstehen...

man Leitungstheorie

Die Formeln, aus denen Du Dir alles weitere herleiten kannst, findest Du 
an jeder Ecke. Und das ist natürlich ein deutlich besseres »Kochrezept« 
als reine Ausprobiererei, auch wenn die Bastlerfraktion das nicht 
wahrhaben will.

Und tu Dir den Gefallen, nie wieder Angaben in Zoll zu verwenden. Von 
der zwangsläufig folgenden Umrechnerei sollen schon Rakten abgestürzt 
sein.

Die max. Länge hängt unter anderem von den Frequenzen auf den Leitungen 
ab.

> ist ein längenunterschied von 6900ps (verzögerungszeit) zwischen SDRAM1
> und SDRAM2 zu groß?

Das kann dir wohl keine, ohne zusätzliche Infos, beantworten

die max. Frequenzen ergeben sich welchen Zeiten? Muss die 
Leiterbahnlänge dann mind. genauso lang sein, wie diese Zeiten?

ok.

es gibt einen clk-time, mit der ein RAM-Baustein angesprochen wird. 
desweiteren gibt es OE Hold time, CE hold time sowie auch die setup 
times und address to output time...

welche zeiten müssen innerhalb eines clk-zyklus (also einer clk-zeit) 
abgearbeitet werden? Und kann man daraus auch feststellen wie groß der 
längenunterschied (leiterbahn) zwischen der clk-leitung und den anderen 
sein muss?

Gerhard

hab auch schon öfters darüber gelesen

"Dies liegt an Laufzeitunterschieden zwischen Signalwegen,
Übersprechen und ohmschen Lasten, die durch schlechtes
Signalweg-Design oder etwa mangelhafte Sockelqualität entstehen
können."

http://www.heise.de/foren/go.shtml?read=1&msg_id=11634385&forum_id=39787

bei 133MHz RAM muss es also schon Regeln für das Layout geben, aber 
wissen tu ich die leider nicht...

vielen Dank Falk...

also zuerst clk-to-output-time (ist in dieser bereits die Hold-Time 
enthalten, die vorhanden sein muss, wenn die Addresse am Speicher 
anliegt?)

anschließend können die Daten abgeholt werden über die Datenleitungen 
(wie groß darf hier der max. unterschied zwischen kürzester Datenleitung 
und längster sein - wahrscheinlich ziemlich groß, aber welche max. 
Verzögerungszeit bei Taktfrequenz 60MHz geht noch? (15ns/cm auf 
FR4-Material ist glaub ich die Übertragungsgeschwindigkeit abhängig von 
der Frequenz).

dann müssen die Daten am µC für die Setup-Time wieder anliegen. Gibt es 
hier keine Hold-Time? Wenn nein, warum wird die Hold-Time sehr häufig 
mit 0s im Datenblatt angegeben?

die max. zulässige Laufzeit ergibt sich dann aus der clk-to-output time 
+ setup time + hold-time (am µC oder am Speicher - ´kann ich jetzt nicht 
so einfach interpretieren?) + laufzeit Leiterbahnlänge --> ergibt die 
gesamte laufzeit.

clk-time = clk-to-output + setup-time + laufzeit Leiterbahn (oder ist 
die Hold-time auch noch mit dabei?)

Gerhard