Hallo zusammen, mir ist aufgefallen, dass fast alle CodeElemente, die ich bisher gefunden habe, die mittels "map component" eingebunden werden über ein ResetSignal verfügen. Hätte da zwei Fragen dazu: 1) Ist das überhaupt notwendig? Nach dem initialisieren eines FPGAs müssten doch eh alle signale auf '0' stehen, oder? 2) Wie werden solche Reset Anweisungen am sinnvollsten implementiert? Die sollen ja nur einmal beim initialisieren ausgeführt werden. Danke schon mal für eure Antworten. Grüße, Nik
Gast
#633628
>1) Ist das überhaupt notwendig? Nach dem initialisieren eines FPGAs >müssten doch eh alle signale auf '0' stehen, oder? Nur wenn das FPGA dies auch unterstützt. Aber generell kann man nie davon ausgehen, dass nach der Stromzufuhr die Logik einen definierten Zustand hat, was auch der Grund ist, warum man Reset-Leitungen verwenden soll! >2) Wie werden solche Reset Anweisungen am sinnvollsten implementiert? >Die sollen ja nur einmal beim initialisieren ausgeführt werden. Implementierung tust die in jedem sequentiellen Process, asynchron, aber auch synchron ist möglich. Physikalisch gesehen: Während der Entwicklungsphase empfiehlt sich ein Reset-Taster gegen GND und mit Pull-Up auf einen definierten Pegel gebracht (im Falle eines Low-activen Resets). Und sonst kannst du mit einem RC-Glied eine gewisse Zeit lang den Reset auslösen --> siehe etliche Mikrocontroller-Schaltungen.
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Reset für FPGA/CPLD
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Johnsn wrote: > Aber generell kann man nie > davon ausgehen, dass nach der Stromzufuhr die Logik einen definierten > Zustand hat beim SRAM FPGA welches sich soeben die Konfiguration gesaugt und in den user mode gewechselt hat aber schon! >, was auch der Grund ist, warum man Reset-Leitungen verwenden > soll! bla bla, veralgemeinerung von Halbwissen! Es kann sinn machen die Logik in einem Reset verharren zu lassen bis die PLL eingeschwungen ist. > Physikalisch gesehen: Während der Entwicklungsphase empfiehlt sich ein > Reset-Taster gegen GND und mit Pull-Up auf einen definierten Pegel > gebracht (im Falle eines Low-activen Resets). Und sonst kannst du mit > einem RC-Glied eine gewisse Zeit lang den Reset auslösen --> siehe > etliche Mikrocontroller-Schaltungen. Das ist von all den Reset Topics wohl eine der duemmsten Aussagen ueberhaupt! RC Resets funktionieren nichtmal bei uC Schaltungen zuverlaessig! Also wenn schon, dann etwas in der Art eines supervisor/voltage-monitor. Und auch dann muss man nicht einen Reset durch die ganze Logik ziehen, sondern kann damit den FPGA zurueck in den configuration state zwingen. Cheers, Roger
Roger Steiner wrote: >>, was auch der Grund ist, warum man Reset-Leitungen verwenden >> soll! > bla bla, veralgemeinerung von Halbwissen! > > Es kann sinn machen die Logik in einem Reset verharren zu lassen bis die > PLL eingeschwungen ist. > >> Physikalisch gesehen: Während der Entwicklungsphase empfiehlt sich ein >> Reset-Taster gegen GND und mit Pull-Up auf einen definierten Pegel >> gebracht (im Falle eines Low-activen Resets). > Das ist von all den Reset Topics wohl eine der duemmsten Aussagen > ueberhaupt! > > Cheers, Roger Vorsicht mit deinen Aussagen! Ich versuche Leuten weiterzuhelfen, du hingegen willst etwa nur zeigen, wie toll du bist. Dein Beitrag hilft "Nik Nn" absolut nicht weiter, also spar dir sowas in Zukunft! Hast du überhaupt schon mal ein richtiges FPGA-Design gemacht?
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