clk, hold-time clk-to-output-time

Karl Gast #634068
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Hallo,

wie sieht genau ein Timing eines Datenbusses aus?

was genau macht die clk-Leitung bei einem Flash? Wird clk aus der 
Systemclock vom µC erzeugt und mit jeder clk-Impuls der zum 
Flashspeicher gelangt, kann ein Step durchgeführt werden - z.B. ein Bit 
speichern im Flash?

Warum muss die Hold Time größer sein, als clock-to-output time und die 
Verzögerungszeit auf der Leiterbahn? In welcher Dimension bewegt sich 
die Hold time?

welche clock wird bei der clk-to-output time gemeint?

Karl
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Bonzo Gast #634162
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Mit dem Clock werden die Daten uebernommen, und die Holdzeit sagt 
wieviel vorher, die Daten anliegen muessen. Die Clock-to-output Zeit 
sagt wielange es dauert, bis die daten rauskommen. Wo liegt das Problem 
?
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Falk B. #634202
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@ Bonzo (Gast)

>Mit dem Clock werden die Daten uebernommen,

Richtig.

> und die Holdzeit sagt wieviel vorher, die Daten anliegen muessen.

Falsch, das ist die Setup-Zeit! Hold Zeit ist die Zeit, die die Daen 
NACH der Taktflanke noch stabil anliegen müssen. Ist bei vielen ICs 0ns.

MFG
Falk
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Karl Gast #634238
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aus welchen werten kann man ausrechnen, wie weit sich der speicher max. 
vom µC befinden darf (max. Länge der Leiterbahnen für z.B. Datenbus oder 
CLK-Leitung, OE-Leitung etc.)?

Data Setup Time: min. 30ns
Data Hold Time: min. 0ns


Address Hold Time: min. 45ns
Address Setup Time to OE# low during toggle bit polling: min. 15ns
Address Setup time: 0ns
CE# High during toggle bit polling: min. 20ns  (ist das die 
clk-to-output-time?)


was bedeutet eine VHH rise and fall time min. 250ns?
was ist eine Command Cycle Timout max. 50µs?


Karl
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