Timing Probleme durch Pullups

Hm komisch bzw. schade,

das ist nämlich die einzige Änderung die ich mache und mit habe ich 
Fehler und ohne nicht!!

Aus diesem Grund denke ich schon das das was mit den Pullup´s zu tun 
hat.

Mit Abschlüssen kann das ja wohl auch nichts zu tun haben oder?

Zu den Zahlen 200MHz bei ca 100MB/s.

OK,

Abschlüsse habe ich keine! Also könnten doch Reflektionen entstehen?! 
Sonst kann ich mir keine Reim darauf machen warum warum der Pullup 
manchmal Fehler erzeugt.

Die Daten selber kommen über LVDS 8 Bit breite mit 200 MHz. zu einem 
Speicher mit 166 MHz und einer Busbreite von 32 Bit.

Allerdings kommen meine Steuersignale über normale IO´s mit 50 MHz. wenn 
ich diese nicht abschließe und ich meine steuerlogik nicht angeschlossen 
habe ziehen die Pinne sich Dreck rein und brignen meine Steuerung 
durcheinander. Um dieses zu umgehen wollte ich Pullup´s anschließen. Mit 
dem Erfolg, dass ich manchmal Fehler habe. Und genau das kann ich mir 
nicht erklären.

Halt bei den LVDS Leitungen habe ich natürlich Abschlüsse

DIFF_TERM = TRUE

Aber nur da

Hast Du Timingprobleme im FPGA? Wenn ja, dann können die PullUps schon 
was dafür. Die verbrauchen zwar keine Logik, aber die Contraints für 
FPGAs (IOs) können anders aussehen, somit wird anders optimiert -> 
unterschiedliche Annahmen bezüglich Laufzeiten -> Timingprobleme.
Genaueres weiß ich aber leider auch nicht. Vielleicht sagen ja die 
Datenblätter was dazu.


Gruß,

Kest

Hallo,

@ Frank

>> Um dieses zu umgehen wollte ich Pullup´s anschließen. Mit

>Vollkommen sinnlos.

Naja mit einem Pullup kann ich die Eingänge ja einem definierten Wert 
zuweisen. Somit fange ich mir keine Störungen ein. Darum denke ich mal 
das es nicht vollkommen Sinnlos ist.

>>dem Erfolg, dass ich manchmal Fehler habe. Und genau das kann ich mir
>>nicht erklären.

>Schon mal richtig (tm) gemessen wie die Signale aussehen?

Signale sehen toll aus! Steile Flanken keine Einbrüche oder ähnliches.

So jetzt mal ne ganz doofe Frage wie sieht eine solche Terminierung bei 
normalen IO´s denn aus?

@ Kest

Jo die Timing Probleme sind im FPGA. Ohne Pullup´s habe ich keine 
probleme allo Constrains sind eingehalten und das Programm läuft. Mit 
Pullup´s allerdings verletze ich allerdings ein Constrain und es kommt 
zu manchmal Fehlern ca. alle 10.000.000.000 Byte.

Jetzt werde ich erst mal deiner Idee Folgen und ein bißchen lesen.

Danke an euch beiden.

Wenn Ihr noch Ideen habt ich sage nicht nein

Oh entschuldigung ich meinte natürlich @Falk

das kommt davon wenn man immer so hektisch ist!

Ich habe bei Altera z.B. Erfahrung gemacht, dass obwohl alle Timings 
eingehalten werden, das Verhalten von der Temperatur abhängen kann.

Es macht eventuell Sinn, die Contstrains auf "agressive" zu trimmen, 
irgendwas ähnliches muss doch bei Xilinx auch geben. Es kann natürlich 
auch Designfehler vorliegen, wie Falk sagt, aber als erstes würde ich 
alle Timingcontraint-Verletzungen eliminieren. Vielleicht hilft da 
einfach ein FF davor zu setzen, die Werkzeuge haben dann mehr Spielraum 
in der Platzierung.

Grüße,

Kest

Oh Oh wenn das die Temperatur ist schreie ich!

das mit den FF werde ich mal versuchen. Naja und die Constrains einfach 
mal anziehen und ihm sagen er soll es 1000 mal versuchen und hoffen.

@Falk:
> Dann hast entweder du was falsch gemacht oder Altera ihre ICs falsch
> vermessen. Was ist wahrscheilicher . . . ? ;-)

Na ja, ich sag' mal so: wenn ich mit der Heißluftpistole FPGA erhitze, 
kommen die ersten Fehler. Mit dem Kältespray verschwinden diese. Die 
Setup und Holdzeiten verändern sich, das ist auch klar. Ich erwarte 
einfach, dass wenn ich in den Tools die Vorgaben mache, diese auch 
eingehalten werden. Lustig wird erst, wenn es bei 10 Boards läuft und 
bei einem zu Problemen führt.

Übrigens, Altera macht auch Fehler ;-) Die geben diese auch zu :-) 
Deshalb gibt es auch Service Packs mit neueren Timingconstrains für 
unterschiedliche Chips.

Grüße,

Kest