@ Frank (Gast)
>d.h. die ganzen zeiten werden deshalb immer in diagrammen weggelassen
Es gibt zwei Arten von Timingdiagrammen. Logische und elektrische. Die
logischen arbeiten mit der Einheit 1 Takt (ea), die elektrischen mit
Nanosekunden.
>wegen der übersichtlichkeit. aber sind nicht in die anderen zeiten
>miteingerechnet wie hold- und setup zeiten.
Ja.
>>Number of valid output data (CAS Latency 2 oder 3)
>die Einheit ist hier nicht ns sondern "ea". Und mit CAS LAtency = 3 sind
>es 2 ea und mit Cas Latency 2 sind es 1 ea.
Siehe oben.
>>Last data in to new col. address Delay
>d.h. so und so viele takte müssen zwischen den letzten Daten z.B.
>Adresse und der neuen Spaltenadresse.
Ja.
>>CLK high pulse width
>hängt diese nur von der Taktrate MHz-Zahl ab?
Nein.
>>>CLK to output in Hi-Z
>>Verzögerung vom Takteingang bis die IOs von aktivem Ausgang auf Tristate
>>gehen
>wo ist diese zeit in einem diagram genau anzusetzen? Heißt, das eine
>gewisse zeit noch vergeht bis die am SDRAM ankommende Taktrate vom
>CLK-Signal auch wirklich erkannt wird?
????
Das ist die Zeit, die der SDRAM braucht um auf das Kommando zu
reagieren, deine IOs abzuschalten, z.B. wenn ein Lesevorgang zuende ist
oder der SDRAM deselektiert wird.
MFG
Falk