Definition bei zeiten von sdram

[Frank (Gast)]

Hallo,

was genau bezeichnen die folgenden Zeitangaben bei einem SDRAM?

Last data in to row precharge
Last data in to new col. address Delay
Last data in to burst stop
Col. address to col. address delay

Number of valid output data (CAS Latency 2 oder 3)
CLK to valid output delay (CAS Latency 2 oder 3)
CLK high pulse width
CLK low pulse width

CLK to output in Hi-Z
CLK to output in Low-Z

Die anderen Zeiten wurden aus dem Diagramm klar.. wie setup, hold, Row 
active, clk etc.

Frank

[Falk B. (falk)]

@ Frank (Gast)

>Last data in to row precharge
>Last data in to new col. address Delay
>Last data in to burst stop
>Col. address to col. address delay

Verzögerungszeiten, die eingehalten werden müssen bzw. die der SDRAM 
halt ausspuckt.

>Number of valid output data (CAS Latency 2 oder 3)

??

>CLK to valid output delay (CAS Latency 2 oder 3)

Verzögerung der Daten beim lesen

>CLK high pulse width

Pulsebreite für CLK = HIGH

>CLK low pulse width

Pulsebreite für CLK = LOW

>CLK to output in Hi-Z

Verzögerung vom Takteingang bis die IOs von aktivem Ausgang auf Tristate 
gehen

>CLK to output in Low-Z

Verzögerung vom Takteingang bis die IOs von Tristate auf aktiven Ausgang 
gehen

MfG
Falk

[Frank (Gast)]

d.h. die ganzen zeiten werden deshalb immer in diagrammen weggelassen 
wegen der übersichtlichkeit. aber sind nicht in die anderen zeiten 
miteingerechnet wie hold- und setup zeiten.


>Number of valid output data (CAS Latency 2 oder 3)

die Einheit ist hier nicht ns sondern "ea". Und mit CAS LAtency = 3 sind 
es 2 ea und mit Cas Latency 2 sind es 1 ea.



>Last data in to new col. address Delay

d.h. so und so viele takte müssen zwischen den letzten Daten z.B. 
Adresse und der neuen Spaltenadresse.

>CLK high pulse width
hängt diese nur von der Taktrate MHz-Zahl ab?

>>CLK to output in Hi-Z
>Verzögerung vom Takteingang bis die IOs von aktivem Ausgang auf Tristate
>gehen

wo ist diese zeit in einem diagram genau anzusetzen? Heißt, das eine 
gewisse zeit noch vergeht bis die am SDRAM ankommende Taktrate vom 
CLK-Signal auch wirklich erkannt wird?

Frank

[Falk B. (falk)]

@ Frank (Gast)

>d.h. die ganzen zeiten werden deshalb immer in diagrammen weggelassen

Es gibt zwei Arten von Timingdiagrammen. Logische und elektrische. Die 
logischen arbeiten mit der Einheit 1 Takt (ea), die elektrischen mit 
Nanosekunden.

>wegen der übersichtlichkeit. aber sind nicht in die anderen zeiten
>miteingerechnet wie hold- und setup zeiten.

Ja.


>>Number of valid output data (CAS Latency 2 oder 3)

>die Einheit ist hier nicht ns sondern "ea". Und mit CAS LAtency = 3 sind
>es 2 ea und mit Cas Latency 2 sind es 1 ea.

Siehe oben.

>>Last data in to new col. address Delay
>d.h. so und so viele takte müssen zwischen den letzten Daten z.B.
>Adresse und der neuen Spaltenadresse.

Ja.

>>CLK high pulse width
>hängt diese nur von der Taktrate MHz-Zahl ab?

Nein.

>>>CLK to output in Hi-Z
>>Verzögerung vom Takteingang bis die IOs von aktivem Ausgang auf Tristate
>>gehen

>wo ist diese zeit in einem diagram genau anzusetzen? Heißt, das eine
>gewisse zeit noch vergeht bis die am SDRAM ankommende Taktrate vom
>CLK-Signal auch wirklich erkannt wird?

????
Das ist die Zeit, die der SDRAM braucht um auf das Kommando zu 
reagieren, deine IOs abzuschalten, z.B. wenn ein Lesevorgang zuende ist 
oder der SDRAM deselektiert wird.

MFG
Falk

[Christoph db1uq K. (christoph_kessler)]

http://de.wikipedia.org/wiki/EA
EA steht für:
    * each, englisch für Stückzahl, beispielsweise in der 
Materialwirtschaft

[Christoph db1uq K. (christoph_kessler)]

oder hier, http://baetzler.de/humor/military_lrrh.html
The Story of Hood, Riding, Little Red as told by the Military
"Dress, red, cotton, shade 76, 1 each."

[Frank (Gast)]

was bedeutet dann genau "Pulsebreite für CLK = HIGH"? Solange muss das 
Signal, die clk ohne fall- und rise time am eingang des sdrams anliegen?

Frank

[Falk B. (falk)]

@ Frank (Gast)

>was bedeutet dann genau "Pulsebreite für CLK = HIGH"? Solange muss das
>Signal, die clk ohne fall- und rise time am eingang des sdrams anliegen?

Das Siganl muss min. für diese Zeit HIGH sein, nciht kürzer. Ein 100 MHz 
Takt kann auch 1ns HIGH und 9ns LOW sein, aber damit kommt der SDRAM 
nicht klar.

MFG
Falk