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sdram timing vorgehensweise
Gast
#636627
Hallo, ich hab mir jetzt mal alle Signale und Zeiten (Timing) angeschaut die für einen normalen Lese- und Schreibzugriff erforderlich sind. Wie müssen jetzt diese Zeiten mit den Zeiten des Controllers übereinstimmen? Und wie werden die auftretenden Verzögerungen auf den Leiterbahnen (Kapazitäten) mit eingerechnet? Newbie
Gast
#636688
die beiden timing-diagramme übereinander legen und schauen ob sie zusammenpassen... >Und wie werden die auftretenden Verzögerungen auf den >Leiterbahnen (Kapazitäten) mit eingerechnet? keine ahnung...
Gast
#636702
gibt es dafür eine anleitung im netz? wie ist das übereinanderlegen gemeint?
Gast
#636761
wie muss ich weiter vorgehen um ein funktionierendes SDRAM-Design zu erhalten? Am besten in dem du erklärst, was du vorhast. Wenn dein Microcontroller einen SDRAM Controller enthält konfigurierst du den entsprechend, wenn nicht solltest du kein SDRAM verwenden - Performance via GPIO wäre fürchterlich, falls es überhaupt klappt. Wenn du einen SDRAM Controller selbst bauen möchtest solltest du erklären, worin du den implementieren willst. Gruß, Dominic
Gast
#636774
der mikrocontroller hat einen sdram-controller integriert. wie das ganze angeschlossen wird, ist mir klar... aber wie müssen die timings vom mikrocontroller und vom sdram übereinstimmen - wie macht man das? Und welchen Wert haben die Kapazitäten (ca. 100pF im Datenbus) auf die Verzögerung des Systems - muss ich die hier auch schon betrachten? Jörg Die Boardverzögerungen etc. sind bei SDRAM um die 100MHz wohl relativ unkritisch. Um welchen Microcontroller handelt es sich denn? Die Doku zum uC sollte eigentlich erklären, welche Timings progammiert werden müssen. Gruß, Dominic
Gast
#636792
AT91RM9200 www.atmel.com/dyn/resources/prod_documents/1768s.pdf Takt vom SDRAM ist 80MHz und das ist der SDRAM http://www.samsung.com/global/system/business/semiconductor/product/2007/7/7/595936ds_k4s51xx32d_rev10.pdf (Seite 5 welche Bedeutung haben die Spalten -60, -70, -75 etc.?) Diagramme sind auch enthalten über den SDRAM-Zugriff beim µC - z.B. Seite 200 der Lesezugriff. Setup-Zeit = 1.5ns und Hold-Zeit 1ns (min) Kannst du mir anhand eines Bsp. das aufzeigen, damit ich es für die anderen auch hinbekomme? z.B. Zeilenauswahl? Jörg
Gast
#636796
vor allem wie man das auch im µController Seite 641 z.B. lesen muss. SDRAMC7 (setup-zeit für RAS) was bedeutet hier Csdcs = 0pF - wann ist die Kondition vorhanden? Csdcke = 0pF -> tclmck + 0.6ns tclmck (master clock low half period) -> solange muss die clk low sein? Csdcke derating -> -0.015ns Jörg
Gast
#636810
was mir bei den SDRAMC-Zeiten noch unklar ist, ist die größe - da steht ns/pF (welche pF sind hier gemeint?) Jörg
Gast
#636818
in welchem verhältnis muss danach z.B. die setup-zeit für CS sein? Setup-Zeit (CS) vom µC > Setup-Zeit vom SDRAM? In welchem Verhältnis müssen die stehen zueinander? Jörg
Gast
#636824
leider noch eine frage beim SDRAM müssen die zeitwerte vergrößert werden, wenn die rise-time 1ns nicht eingehalten werden kann. [(tr + tf)/2-1]ns ist der Faktor der dann zu den Setup- und Hold-Zeiten hinzuaddiert werden muss. Nur wie oder wodurch weiß ich wie groß meine Rise- und Fall-Time sein wird? Wie berechne ich das? Jörg Hallo, passt zwar nicht ganz, dafür aber kein neuer thread: warum müssen die CLK-Leitungen kürzer geroutet wreden als z.B. die Datenleitugnen oder Adressleitungen? Ich hab mir ausgerechnet dass ich z.B. eine Setup-Time Margin von 3.5ns habe. So wie ich das verstanden habe, ist diese Setup-Time Margin dann vorhanden, wenn man von gleich langen CLK- und Datenleitungen ausgeht. Wenn ich jetzt die CLK-Leitung verkürze würde die Margin größer werden. oder ist meine Annahme dahingehend falsch? Bernd hmm wahrscheinlich nicht ganz richtig meine annahme, da die clk-signale mit einer höheren geschwindigkeit übertragen werden als die datensignale? - mal schaun welche zeit mir die geschwidnigkeit der datensignale wiederspiegel... Bernd Antwort schreiben |
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