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Forum: FPGA, VHDL & Co. Fehler beim Compelieren


Autor: Kurz (Gast)
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Hallo

Ich habe folgenden Code:

library ieee;
use ieee.std_logic_1164.all;


entity fteiler is
    Port (            CLOCK   :    in   std_logic;
      CLK1   :   out   std_logic;
      CLK2   :   out   std_logic);

end fteiler;

architecture behavior of fteiler is
signal count_int : std_logic_vector(0 to 19) := "00000000000000000000";
begin
process (CLOCK)
begin
   if CLOCK='1' and CLOCK'event
    then
         count_int <= count_int + '1';
      end if;
end process;

CLK1 <= count_int(19);
CLK2 <= count_int(18);

end behavior;

------------------------------------------------------------------

und bekomme dazu folgende Fehlermeldund:

Error (10327): VHDL error at fteiler.vhd(19): can't determine definition 
of operator ""+"" -- found 0 possible definitions


Kann mir jemand weiter helfen?

Autor: user0815 (Gast)
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So funktioniert es:

 count_int <= count_int + 1;

Autor: Frank (Gast)
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use ieee.numeric_std.all;

...

signal count_int : unsigned ....

Autor: Kurz (Gast)
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Nein leider nicht.

+ '1'; statt

+ 1;

habe ich zum probieren eingefügt, es geht beides nicht.

Autor: Kurz (Gast)
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super ein Erfolgserlebnis !

Danke

Autor: Bratensosse (Gast)
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Definiere ein constant namens one mit '0000000...01'
und mache

count_int <= count_int + one;

oder mache einfach:

count_int <= count_int + '0000000...01'


brauchst auf jedenfall brauchst du 20 stellen.

grüße

Autor: Andreas Schwarz (andreas) (Admin) Benutzerseite Flattr this
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Mit std_logic_vector-Typen kann man in VHDL nicht direkt rechnen, egal 
wie lang die Vektoren sind. Oben kam ja schon der Hinweis auf unsigned, 
das wäre in diesem Fall die sinnvollste Lösung. Hier sind nochmal alle 
Möglichkeiten zusammengefasst:
http://www.mikrocontroller.net/articles/Rechnen_in_VHDL

Autor: Kurz (Gast)
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Vielen Dank

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