Alter Schwede, ist ja wirklich Zeit mal wieder ins Forum zu posten.
1. Es ist kein Schwachsinn direkt FF in VHDL aufzunhemen, es gibt
etliche Fälle in der das Synthese nicht die gewünschte Hardware einbaut.
Zum Beispiel DDR-FF oder FF in die IO-PADzellen.
2. man kann die Ergebnisse nach XST, map oder par in VHDL oder in eine
lesbare EDIFF Netzliste zurückumwandeln, nennt sich Backannotion. Das
ist aber zur Analyse und Simulation gedacht aber nicht um diesen VHDL
wieder zur FPGA-Synthese,-implemetierung zur verwenden. Wenns
interessiert der soll mal das Tool netgen von Xilinx ausprobieren, oder
mgd2vhdl sowie ngdanno.
3. Was du suchst ist die direkte Instanziierung von FF, im Librarayguide
stehen alle die es gibt und Beispiele wie man diese in VHDL einbindet.
sieht dann etwa so aus
vor der entity (Bibliothek)
1 | LIBRARY unisim;
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2 | USE unisim.ALL;
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3 | USE unisim.VCOMPONENTS.OFDDRRSE;
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in der architecture vor begin (dekleration)
1 | COMPONENT OFDDRRSE
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2 | PORT(
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3 | Q : OUT std_ulogic;
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4 | C0 : IN std_ulogic;
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5 | C1 : IN std_ulogic;
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6 | CE : IN std_ulogic;
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7 | D0 : IN std_ulogic;
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8 | D1 : IN std_ulogic;
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9 | R : IN std_ulogic;
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10 | S : IN std_ulogic);
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11 | END COMPONENT;
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12 | ATTRIBUTE box_type OF OFDDRRSE: COMPONENT IS "PRIMITIVE";
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13 |
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14 |
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15 | --synopsys translate_off
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16 | FOR ALL : OFDDRRSE USE ENTITY unisim.OFDDRRSE;
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17 | --synopsys translate_on
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nach architecture (instanziierung)
1 | OFDDRRSE_inst : OFDDRRSE
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2 | PORT MAP (
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3 | Q => resetgate_DDRFF, -- Data output (connect directly to top-level port)
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4 | C0 => clk_i, -- 0 degree clock input
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5 | C1 => inv_clk, -- 180 degree clock input
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6 | CE => '1', -- Clock enable input
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7 | D0 => all_readout_signals(E_RG_POS), -- Posedge data input
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8 | D1 => all_readout_signals(E_RG_NEG), -- Negedge data input
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9 | R => '0', -- Synchronous reset input
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10 | S => '0' -- Synchronous preset input
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11 | );
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