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FPGA/CPLD - Taktung
Gast
#638772
Guten Abend! Habe gerade "Taktung FPGA/CPLD" gelesen, unten befindet sich ein Beispiel. Mir ist nicht ganz klar: Wenn hier zur "CE" eine '1' zugewiesen wird
Und hier wird die "CE" auf eine '1' überprüft:
passiert das mit gleichem Takt oder mit nächstem??? process 1:
process 2:
Es wird im gleichen Takt abgefragt, denn Prozesse laufen parallel. Aber: CE wird erst auf '1' gesetzt, nachdem process 1 beendet wurden. Das heisst konkret: erst beim zweiten Takt kann im process 2 festgestellt werden dass CE = '1' ist.
Gast
#638794
Vielen vielen DANK! Und wie ist es wenn CE innerhalb process 1 abgefragt wird??? Neuling wrote:
> Und wie ist es wenn CE innerhalb process 1 abgefragt wird???
Dann ist es genau gleich. In einem sequentiellen Process (so wie dieser)
werden sämtliche Statements darin sequentiell durchlaufen, ausgewertet
und das Ergebnis erst zum unmittelbar folgenden Taktzyklus übernommen.
Gast
#639031
Signale erhalten ihren im process zugewiesenen Wert nach dessen Beendigung. Variables erhalten ihren Wert sofort. Frank wrote:
> Variables erhalten ihren Wert sofort.
Da hast du recht, hab ganz auf die Variablen vergessen, das hat den
Grund, weil Variablen auch nicht die schönsten Methoden sind.
Gast
#639446
Wieos sind VAriablen "keine" schöne Methode? Weil wilsst Du es denn sonst formulieren, wenn eine Signalkette in eimem clk abgearbeitet wird? Über Signalverdrahtung hast du ja immer einen clock dazwischen. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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