FPGA "Systemabsturz"

[Clemens (Gast)]

Hallo,

vor kurzem beschäftige ich mich intensiv mit einem Altera Cyclone 2 
FPGA.
Der FPGA wird als "ausführende" Einheit in einem System verwendet und 
stellt einem PPC Daten über einen parallen Bus zur Verfügung. Der PPC 
liest/schreibt Daten zyklisch.

Auf der anderen Seite kommuniziert er mit AD, DA Wandlern und bekommt 
diverse User Signale (Taster).

Leider ist es so, dass er nach kurzer Zeit komplett abliegt. D.h. er 
reagiert nicht mehr auf Reset, bzw. erkennbar ist es, wenn meine 
Testsignal weg sind.
Das Testsignal ist unabhängig vom übrigen Teil. Es ist ein 
eigentsändiger Block der völlig autonom läuft.

Hat jemand von Euch eine Ahnung was da falsch läuft?

HW Probleme schliesse ich aus. Die Versorgung habe ich bereits mit C 
Packages gestützt.

Vielen Dank

Gruss

[Uwe Bonnes (Gast)]

Hast Du verschiedene Clock Domains? Wenn da eine Domaine auf ein 
ereigniss in der anderen Domaine wartet, sind Probleme 
vorprogrammiert...

[Clemens (Gast)]

Ja, der Registerblock der dem PPC die Daten zur Verfügung stellt läuft 
mit den 50MHZ (vom PPC kommend). Ansonsten arbeite ich mit dem 16MHZ 
Clock, den ich noch runterteile.

Wie kommt es, dass auch der Teil, der nichts mit der Kommunikation zum 
PPC zu tun hat, aufhört zu arbeiten?

[Klodeckel (Gast)]

..dieser  Markus Schuster hat bisher 16 Beiträge und schreibt nix 
hilfreiches, sondern nur beleidigende und sich auch noch widersprechende 
s Zeugs.

ALTER, so führt man sich bestimmt NICHT in ein Forum ein. Lerne erstmal 
Umgangsformen oder besuche ein Antiaggressionsseminar.


dma

ts