Hallo alle miteinander. Ich habe folgendes Problem in meinem VHDL Design. Mein Design verfügt über mehrere Module. Wenn ich mit Chipscope in verschiedenen Modulen die Signale aufzeichne, funktioniert mein Design einwandfrei. Implementier ich jedoch mein Chipscope in ein ganz bestimmtes Modul, funktioniert mein Design nicht mehr, obwohl nichts geändert wurde. Es sieht so aus, wie wenn Chipscope das Design verändern würde. Neue Warnings werden nicht angezeigt. Hat jemand schon mal ein ähnliches Problem gehat? Bin momentan am verzweifeln. Benutze ISE 9.1, Chipscope 9.1, und einen Spartan 3E FPGA. Gruß
ich wuerde mal auf timing probleme tippen. chipscope ist naemlich definitiv nicht wie eine hochohmige spannungsmessung sondern beeinflusst ein design erheblich, was p&r angeht. wenn dann eben das timing des designs nicht wirklich passt, kann es durch die aenderungen schon mal zu problemen kommen. habe mein problem damit geloest, dass ich das betreffende modul durch area-group constraints auf eine recht klein bemessene flaeche im fpga fixiert habe und so die chipscope einfluesse moeglichst klein gehalten habe.
Vielen dank für die schnelle Antwort. Sollte jedoch die ISE nicht auch ein Warning oder Error anzeigen wenn das Timing nicht mehr eingehalten werden kann?
emmmm.....wie kann ich denn das betreffende modul mit area-group constrains ausstatten?
Möglicherweise liegen chipscope und die Deine Signal an chipscope nicht in der selben Taktdomain. Da ist die Timinganalyse natürlich machtlos. Beispiel für area:group (im *.ucf) INST "module1/submodule1/sigs*7" AREA_GROUP = "AGRP_GURKE_SRC1"; AREA_GROUP "AGRP_GURKE_SRC1" RANGE=SLICE_X0Y70:SLICE_X12Y62 | COMPRESSION = 0;
bekomme immer errors beim implementieren. Sieht so aus wie wenn ich den pfad falsch angebe. also module1 hab ich meine top entity angegeben, als submodule1 mein modul in der top entity und was ich bei sigs*7 angeben muss weiss ich nicht. Kann mir da nochmal jemand helfen?
wenn der Pfad nicht stimmt dann arbeite mit wildcards (Jokerzeichen) wie *, also deinsignalname. Oder du suchst dir im FPGA_editor raus, wie die Pfade heissen.
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