Verständnissfragen zu DRAM Zugriffsmodi

Wenn man da auch was erkennen könnte, könnte man dir vielleicht auch 
helfen...

tut mir leid.habe es vergrößert.
hab auch schon etwas mehr herausgefunden:

burst mode:  daten liegen innerhalb einer zeile, das Ras-signal kann low 
bleiben.
       -page mode: liegen an unterschiedlichen spaltenadressen
       -static column mode: spaltenadresse liegen direkt 
hintereinander-> kein CAS-signal, bleibt auf low
       -nipple mode: immer 3 aufeinanderfolgende bits werden geliefert, 
kein
CAS-signal erforderlich

ist das so korrekt?was ist mit dem serial mode?

Also es geht nicht um synchrone DRAMs sondern um die gaaanz alten, wie 
sie etwa 1996/97 ausgestorben sind?

ich denke die betriebsmodi sind auch bei synchronen DRAMs zu finden

Nein da sieht das ganz anders aus als auf dem jpeg-Bild, /RAS und /CAS 
sind beim normalen SDRAM-Zugriff nicht gleichzeitig low, sondern nur 
nacheinander mit Pause dazwischen und immer je eine Taktperiode lang 
low.
Dazu gibt noch wesentlich mehr Literatur als über die asynchronen EDO 
und FP? oder wie sie alle hießen.
http://www.mikrocontroller.net/articles/SDRAM-Timing#Literatur
da hab ich gerade gestern ein paar Links eingetragen.

kennst du denn die unterschiede der einzelelnen modi und kannst mir vll 
etwas auf die sprünge helfen?

Wenn ich das Bildchen richtig verstanden habe, dann können mindestens 
99% aller DRAMs nur die ersten beiden.
Den Static Column Mode habe ich noch nie gesehen, alle üblichen DRAMs 
speichern die Adresse bei der fallenden Flanke von CAS bzw RAS.

Zwischen Nibble und Serial Mode kann ich eigentlich keinen Unterschied 
erkennen. Vermutlich bezieht sich das eine auf 1bit, das andere auf 4bit 
DRAMs. Diese Art des Timings habe ich bisher nur bei ganz alten DRAMs 
und nur bei einem Hersteller gesehen.

(a),(b) war der Standard bei asynchronen DRAMs.
(c) bis (e) sind spezielle Modi bestimmer Typen.
(b) bis (e) schliessen sich gegenseitig aus.

Hintergrund ist Beschleunigung von nah benachbarten Zugriffen. Im Page 
Mode hat man immerhin eine bremsende Adresszugriffszeit drin. In Nibble- 
und Serial-Mode hingegen nicht und kann dadurch deutlich schneller auf 
die Bits zugreifen, dafür kriegt man aber nur sequentiell aufeinander 
folgende Bits geliefert. Nibble- und Serial-Mode unterscheiden sich nur 
in der Länge des Bursts.

Nibble-Mode kann man sich als Beschleunigung von Zugriffen auf 
Cachelines vorstellen, die üblicherweise die 4fache Grösse der 
Buswortbreite haben und folglich Transfers von Cachelines immer 4 
zusammenhängende Datenworte übertragen.

Unterschied Nibble- und Serial-Mode: Wenn der Prozessor auf das 3. Wort 
einer Cacheline zugreift, dann sollte der Prozessor zwecks 
schnellstmöglicher Antwort dieses Wort als erstes kriegen, also 
Beispielsweise in der Reihenfolge 2-3-0-1 zugreifen. Bei Nibble-Mode ist 
dieser Wrap-Around dementsprechend definiert, bei Serial-Mode kriegt man 
dann 2-3-4-5, muss also 0-1-2-3 verwenden und entsprechend länger 
warten.

Serial-Mode (mir unbekannt) dürfte also in Hinblick auf Grafikspeicher 
konzipiert worden sein.

@ Benjamin
Woher stammen diese Timingsequenzen eigentlich ?

Von Micron gibts eine Applikation die FPM, EDO und SDRAM vergleicht:
http://download.micron.com/pdf/technotes/ZT07.pdf
MIGRATING FROM FPM/EDO TO SDRAM

danke leute, bis auf den static column mode hab ich jetzt alle 
verstanden! das bild stammt aus einem script unseres profs!

habe dann eine weitere frage ohne sofort einen neuen thread zu eröffnen:

wie funktioniert die cache verwaltung? bis jetzt weiss ich:
"Es werden mehrere Bytes zu einer Cache Line zusammengefasst. Der Cache 
Controller greift immer nur auf eine ganze Cache Line zu, nicht auf 
einzelne Bytes. Dadurch reduziert sich der Verwaltungsaufwand"

dann fängts aber an:
wie genau funktioniert direct mapped? was sagen die indizes bzw die tags 
aus? ich blicke da nicht so ganz durch

Zu Caches ein recht guter Text: http://en.wikipedia.org/wiki/CPU_cache

Den static column mode kann man sich modellhaft so vorstellen, dass mit 
RAS eine ganze Zeile (row) in ein statisches RAM geladen wird, und 
daraus dann während aktivem CAS beliebig wie bei normalen statischen 
RAMs gelesen wird (schreiben dürfte in dem Modus nicht möglich sein). 
Unterschied zum page mode ist vor allem das einfachere Timing, weil kein 
exakt passendes CAS erzeugt werden muss.

Andreas Kaiser wrote:
> Zu Caches ein recht guter Text: http://en.wikipedia.org/wiki/CPU_cache
>
> Den static column mode kann man sich modellhaft so vorstellen, dass mit
> RAS eine ganze Zeile (row) in ein statisches RAM geladen wird, und
> daraus dann während aktivem CAS beliebig wie bei normalen statischen
> RAMs gelesen wird (schreiben dürfte in dem Modus nicht möglich sein).
> Unterschied zum page mode ist vor allem das einfachere Timing, weil kein
> exakt passendes CAS erzeugt werden muss.

eben dieser taxt hat mir nich weitergeholfen, deswegen wollte ich ja 
hier mal jmd fragen, der es mir evtl erklärt