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Forum: FPGA, VHDL & Co. Coregen in EDK einbinden


Autor: Christoph (Gast)
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Habe mal wieder ein kleines Problem mit den Xilinx-Tools ;)
Ich habe ein EDK-Projekt, in das ich per ISE&Coregen ein BRAM eingebaut 
habe. Wenn ich das Projekt jetzt syntetisiere, bekomme ich immer 
folgende Fehler:
WARNING:NgdBuild:443 - SFF primitive
   'simple_bram_0/simple_bram_0/PLB_IPIF_I/INCLUDE_MASTER_ATTACH.I_MASTER_ATTACH
   /WRDACK_FF_I' has unconnected output pin

Kann mir mal einer auf die Sprünge helfen?

Autor: Manuel Kampert (manuel1139)
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Hast du denn den /WRDACK_FF_I im coregen connected?

Autor: Christoph (Gast)
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Muss man das?
Ich habe mein EDK-Projekt bzw nur meinen IP-Core mit ISE geöffnet. Dann 
"New source" -> "IP (CoreGen & Architechture Wizzard)" und mir dann ein 
BRAM nach meinen Wünschen zusammengeklickt.

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