Frage zu CLPD von XILINX

In der Familienübersicht zu XC9500 Seite 5 ist eine Macrozelle 
gezeichnet:
http://direct.xilinx.com/bvdocs/publications/DS063.pdf
mit einem einzigen Flipflop, und einem dreistufigen Produktterm 
(kombinatorische Logik) davor, erst UND, dann ODER, und schließlich ein 
EXOR, das aus dem D-FF ein T-FF machen kann oder nur das Eingangssignal 
inv/nichtinv weiterreicht.
Auf Seite 15/16 ist noch das Timing erklärt

@  Ralf J. (rujatt)

>und weiss noch nicht genau auf was sich diese Angaben beziehen.
>Ist damit die Zeit gemeint die ein Macrozelle zum durchschalten braucht?

Jain, das ist die Signalverzögerung vopn einem Pin, durch eine 
Macrozelle zu einem anderen Ausgangspin.

>Kann ja wohl kaum sein weil das ja von der Programmierung der Zelle
>abhängen müste.

Nöö, gerade beim CPLD ist die Verzögerungszeit unabhängig von der Art 
der Logikfunktion (Solange keine Kaskadierung notwendig ist).

>Ausserdem habe ich immer noch nicht verstanden was die Macrozelle
>genau bereitstellen kann. Ich hab hier irgentwo gelesen das es eine

Im Wesenlichen ein FlipFlop (zur Speicherun von einem Bit) und einen 
recht breiten Logikdekoder.

>Ein RS brauchte ja nur 2NOR aber JKMS FF aber 8 oder so.

Wer arbeitet denn mit sowas? RS udn JK FlipFlops werden in CPLDs sehr 
selten benutzt. Die FlipFlops der MAcrozellen sind alles D-FlipFlops mit 
asynchronen set/reset Eingängen, können also auf RS und JK "gebogen 
werden".

>Wieviel Resourcen stellt so eine Zelle bereit?

Siehe Oben.

>reicht das für nen ganzen 8 stüfigen Zähler oder nur für ein FF ect.

Für einen achtstufigen Zähler (8 Bit) brauchst du acht Macrozellen.

MFG
Falk

Also mit den vielen neuen Informationen die ich jetzt bekommen
habe bin ich ein ganzes Stück weiter.
Nur eines macht mir noch Probleme.

Falk Brunner wrote:
> @  Ralf J. (rujatt)
>>Ist damit die Zeit gemeint die ein Macrozelle zum durchschalten braucht?
>
> Jain, das ist die Signalverzögerung vopn einem Pin, durch eine
> Macrozelle zu einem anderen Ausgangspin.
>

demnach würde ich ein Signal genauso schnell am Pinausgang erhalten
unabhängig davon ob die LUT Einheit innerhalb der Macrozelle verwendet 
wird oder nicht.
Nach dem Blockschaltbild im datasheet wäre es aber wohl so das das 
Signal
ohne LUT Umweg doppelt so schnell am Ausgang wäre also nach 4,5 statt 
9ns
Was ist nun richtig? und ausserdem schon mal Danke für die Antworten.

@ Ralf J. (rujatt)

>demnach würde ich ein Signal genauso schnell am Pinausgang erhalten
>unabhängig davon ob die LUT Einheit innerhalb der Macrozelle verwendet
>wird oder nicht.

Ja.

>Nach dem Blockschaltbild im datasheet wäre es aber wohl so das das
>Signal ohne LUT Umweg doppelt so schnell am Ausgang wäre also nach 4,5 statt
>9ns

Wo in welchem Datenblatt? Das glaube ich eher nicht.

MfG
Falk

Falk Brunner wrote:
> @ Ralf J. (rujatt)
>
>>Nach dem Blockschaltbild im datasheet wäre es aber wohl so das das
>>Signal ohne LUT Umweg doppelt so schnell am Ausgang wäre also nach 4,5 statt
>>9ns
>
> Wo in welchem Datenblatt? Das glaube ich eher nicht.
>
Nach diesem Datasheet von Christoph
http://direct.xilinx.com/bvdocs/publications/DS063.pdf
Auf welche Flanke des Taktes reagieren eigentlich die D FF ?

@ Ralf J. (rujatt)

>>>Signal ohne LUT Umweg doppelt so schnell am Ausgang wäre also nach 4,5 statt
>> Wo in welchem Datenblatt? Das glaube ich eher nicht.
>http://direct.xilinx.com/bvdocs/publications/DS063.pdf

Welches Bild (Figure) meist du?

>Auf welche Flanke des Taktes reagieren eigentlich die D FF ?

Kann man programmieren, siehe Figure 4 auf Seite 6. Allerdings nur 
global für GCK1..3. Ansonsten muss man dann einen Produkttermtakt 
verwenden, was bisweilen schief geht.

MFG
Falk

Datenblatt zum XC9572:
http://direct.xilinx.com/bvdocs/publications/ds065.pdf
Auf Seite 4 steht, worauf sich diese Nanosekunden beziehen:
TPD I/O to output valid - 7.5 - 10.0 - 15.0 ns
und zwei Beispiele mit Fußnoten
fCNT 16-bit counter frequency 125.0 - 111.1 - 95.2 - MHz
fSYSTEM Multiple FB internal operating frequency 83.3 - 66.7 - 55.6 - 
MHz

Falk Brunner wrote:
> @ Ralf J. (rujatt)
>
>>>>Signal ohne LUT Umweg doppelt so schnell am Ausgang wäre also nach 4,5 statt
>>> Wo in welchem Datenblatt? Das glaube ich eher nicht.
>>http://direct.xilinx.com/bvdocs/publications/DS063.pdf
>
> Welches Bild (Figure) meist du?
>
Seite 15 c + e  z.B.
??????

@ Ralf J. (rujatt)

>> Welches Bild (Figure) meist du?

>Seite 15 c + e  z.B.
>??????

Diese beschreiben das synchrone IO-Timing. Bild c verwendet einen sog. 
Produkttermtakt, d.h. der Takt kann an jedem beliebigen Pin eingespeist 
werden und taktet ein FlipFlop. Dann braucht es T_PCO vom Takteingang 
zum Signalausgang. Die Daten müssen T_PSU voher am Dateneingang 
anliegen. Bild e beschriebt das gleiche für ein globales Taktpin. Die 
Zeiten sind geringer, weshalb mann diese sinnvollerweise bevorzugt 
nutzen sollte.

MfG
Falk

Danke, besten Dank, so langsam krieg ich ne Antenne für den Baustein,
hab halt noch nie was mit CPLD zu tun gehabt.
Aber eines weiss ich immer noch nicht genau.
Wie lange dauert es jetzt bis das ff ohne LUT o.ä.
von der Taktfanke an zum Ausgang durchschaltet?
Ist das die Clock to Out Time siehe  von Seite 15b  ????
Wenn nicht wie lange dauert das durchschalten?

@ Ralf J. (rujatt)

>Ist das die Clock to Out Time siehe  von Seite 15b  ????

Ja.

MFG
Falk