Look up table mit verilog

Ist das nicht ein ROM, also wie ein RAM ohne Schreibbefehl zu behandeln?
http://www.sutherland-hdl.com/on-line_ref_guide/vlog_ref_body.html
da gibts ein kurzes Beispiel mit RAM(i), ein eindimensionales Array

In Quartus ist dieses "simple dual port RAM" als Verilog-Template 
enthalten:
module simple_dual_port_ram (
  output [7:0] q,
  input [7:0] d,
  input [6:0] addr_in,
  input [6:0] addr_out,
  input we, clk1, clk2
  );

  reg [6:0] addr_out_reg;

  reg [7:0] mem [127:0];

  // Write port
  always @ (posedge clk1)
  begin
    if (we)
      mem[addr_in] <= d;
  end

  // Read address registers (required for RAM)
  always @ (posedge clk2) begin
    addr_out_reg <= addr_out;
  end

  // Read port
  assign q = mem[addr_out_reg];

endmodule