Trigger für Logic-Analyzer

[mr.chip (Gast)]

Hallo

Ich bin gerade dabei, mir einen kleinen Logic-Analyzer zu basteln. 
Leider habe ich bisher keinerlei Erfahrungen mit solchen Geräten und 
weiss daher nicht so recht, was die ungefähr so können bzw., was sich 
als nützlich erweiste.

Deshalb zwei Fragen zum Trigger:

1. Ich sehe zwei Möglichkeiten Implementation der Triggerung: Entweder 
wird gewartet, bis ein Trigger-Event auftritt und dann wird der Speicher 
vollgesampelt. Alternativ könnte man aber auch ständig in einen 
Ringbuffer sampeln, und sobald ein Trigger-Event auftritt, werden noch n 
Samples genommen und dann ist Schluss. So könnte man auch nach Mustern 
triggern, die irgendwo in der Mitte des Signals genommen werden. Wie 
wird das in der Praxis verwendet?

2. Welche Trigger-Bedingungen sind überhaupt sinnvoll? Bisland habe ich 
vorgesehen, dass
a) bei einem bestimmten Zustand getriggert wird, z.B. (Leitung 1 = H, 
Leitung 2 = L, Leitung 3 = X, ...)
b) auf ein bestimmtes Muster auf _einer_Leitung getriggert wird, z.B. 
(Leitung n erhält Signal HLHHL)
Alles weitere scheint mir zu kompliziert für die Implementation in einem 
AVR oder einem CPLD.


Gruss

Michael

[Düsentrieb (Gast)]

> 1.
beides, pre/center/post trigger
> 2
diverse bedingungen sind möglich...standard : H/L/x muster als trigger, 
UND / ODER verknüpfung mit weieren mustern

auch wichtig: kompression, zb nur state-änderung gibt neues sample