Moin, ich habe folgende Probleme Erste Frage: Ich möchte ein Top Module zu einen bestehenden Projekt hinzufügen, welches aus mehreren Dateien (welche zum Teil in einem Paket zusammen gefasst sind) besteht. Dieses Top Module soll dann die CLK den einzelnen Dateien vorgeben. Es soll also eine CLK geben, anstatt wie bisher in jeder Datei ein separates CLK-Signal. Wie mach ich das? Zweite Frage: Bei meinen Projekt sind zwei Busse vorhanden (CAN und AMBA) ich möchte nun testen ob die Schnittstelle zwischen den beiden auch funktioniert. Bei meine Überlegungen kam ich auf den Gedanken, dass ich ein TB erstelle welches die Eingangssignale des CAN-Busses aufweist. Bloß wie mach ich das mit den Ausgangssignalen, welche ja in eine andere Datei liegen (und in einem anderen Paket)? Eine TB kann man, soviel ich weiß, nur auf deine bestimmte Datei hin erstellen aber nicht auf mehrere. Ich hoffe, dass die Fragen hier nicht zu Low sind von der Anforderung und das mir trotz allem einer Hilft. Gruß Torben Meine Entwicklungsumgebung: Xilinx ISE v9.2.02i ModelSim 6.3c
1. Ich verstehe die Frage nicht ganz. In VHDL kann man nur hierarchisch arbeiten, es kann nicht mehrere Top-Module geben die miteinander in Verbindung stehen. Du hast EIN Top-Modul das EIN clk-Signal definiert, das dann an die darunter angeordneten Module weitergegeben wird. 2. Ein TB ist im Prinzip ein ganz normales VHDL-Modul, du kannst so viele Dateien einbinden wie du möchtest. Aber ist das nötig? Wenn du einen CAN-Controller hast, dann hat der doch Ein- und Ausgangssignale, die du testen kannst, ohne dass du dazu noch ein anderes Modul brauchst.
zu 1) Hab denn Tag damit verbracht um es herauszufinden :-) Wie sagt man so schön "learning bye doing" zu 2) Ich kann wohl den einzelnen Can-Contoller testen, aber ich würde gern sehen ob die Signale auch weitergereicht werden an meinen AMBA-Bus um am Ende dann ins Register zu schreiben.
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