Gast
#667891
Hallo Leute! Ich habe ein VHDL-Model erstellt mit ISE8.2. Es lässt sich synthetisieren und auch ein Programming-File läst sich erstellen. Das VHDL-Modell greift auf einen asynchronen FIFO zu, Versionsnummer 6.2, den ich im ISE - New Source - IP(Coregen & Architecture Wizard) ausgewählt habe. Und genau das ist das Problem im EDK. Das Modell wurde von mir in Modelsim getestet. Auch die Post-Place & Route-Simualtion wurde durchgeführt. Alles funktionierte bestens. Dieses Model habe ich mittels EDK-Wizard nun an den OPB-Bus gehängt. Ich habe das schon ein paar Mal gemacht, nur hatte ich bis dato immer nur eigene VHDL-Files beim Import eingebunden. Zusätzlich baue ich das File: FIFO.vhd ein, das ja meiner Meinung nach den FIFO repräsentieren soll. Das File könnt ihr euch herunterladen. In diesem File befindet sich eine Configuration Specification Dann habe ich den fertigen IP-Core in das Mikrocontrollersystem reingezogen und versuchte mit einem Update-Bitstream das System zu erstellen. Leider erhielt ich folgenden Fehler: ERROR:NgdBuild:604 - logical block 'kameraeinheit_fifo_0/kameraeinheit_fifo_0/USER_LOGIC_I/kamera1/your_ins tance _name' with type 'fifo' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name. Symbol 'fifo' is not supported in target 'virtex4'. WARNING:NgdBuild:478 - clock net debug_module/bscan_drck1 with clock driver debug_module/debug_module/BUFG_DRCK1 drives no clock pins Partition Implementation Status ------------------------------- No Partitions were found in this design. ------------------------------- NGDBUILD Design Results Summary: Number of errors: 1 Number of warnings: 68 One or more errors were found during NGDBUILD. No NGD file will be written. Writing NGDBUILD log file "System.bld"... ERROR:Xflow - Program ngdbuild returned error code 2. Aborting flow execution... Wie kann ich dem EDK den FIFO beibringen? Danke für eure Ratschläge. Tschüss Martin