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Forum: FPGA, VHDL & Co. assert-Anweisung in VHDL


Autor: Christian (Gast)
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Hallo,
benötigte mal dringend eine Auskunft zwecks einer Syntaxfrage in VHDL.
Gibt es eine Möglichkeit in einer assert-Anweisung wie:
"assert false report "..."severity note" Argumente innerhalb der
report Anweisung mit auszugeben?Z.b.report"a"...,wenn a irgendeine
Variable ist.Also innerhalb des Strings soll der Wert der Variable a
erscheinen,ähnlich der printf-Anweisung mit %d z.b. .
Danke schon mal für Hilfe
Christian

Autor: Andreas Schwarz (andreas) (Admin) Benutzerseite Flattr this
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Ja, ist aber ein ziemlicher Krampf:
report "output is " & integer'image(to_integer(output));

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