assert-Anweisung in VHDL

[Christian (Gast)]

Hallo,
benötigte mal dringend eine Auskunft zwecks einer Syntaxfrage in VHDL.
Gibt es eine Möglichkeit in einer assert-Anweisung wie:
"assert false report "..."severity note" Argumente innerhalb der
report Anweisung mit auszugeben?Z.b.report"a"...,wenn a irgendeine
Variable ist.Also innerhalb des Strings soll der Wert der Variable a
erscheinen,ähnlich der printf-Anweisung mit %d z.b. .
Danke schon mal für Hilfe
Christian

[Andreas S. (andreas) (Admin)]

Ja, ist aber ein ziemlicher Krampf:

report "output is " & integer'image(to_integer(output));