inout std_logic unresolved in modelsim

hallo

ich habe folgendes problem:

der code ist nur ein ausschnitt aus der testbench

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  COMPONENT DSP_Interface

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  PORT(

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    DSP_DATA   : INOUT std_logic_vector(15 downto 0);      

4

  );

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  END COMPONENT;

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        SIGNAL DSP_DATA :  std_logic_vector(15 downto 0);

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BEGIN

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  uut: DSP_Interface PORT MAP(

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    DSP_DATA  => DSP_DATA

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  );

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  DSP_DATA <= X"00AA";

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...

Wenn ich nun die testbench mit modelsim simuliere wird DSP_DATA kein 
wert zugewiesen. Das heist wave viewer von modelsim hat DSP_DATA immer 
den Wert 'UUUUUU...'
Hat jemand eine Idee woran das liegen könnte. Alle anderen Signal die 
nicht bidirektional sind funktionieren.

Danke, Tobias