Multiplizierer - Place & Route Problem

Hallo,

danke für die Antwort!

Leider komme ich mit dem Floorplaner überhaupt nicht klar und kann den 
Fehler damit auch nicht beheben. Problematisch ist auch der große Umfang 
des Prozessors (benötigt je nach Konfiguration bis zu 100% der 
Chipfläche) und, dass die Anzahl der ALUs konfigurierbar ist.

Auf der Xilinx Webseite wird zu meinem Fehler übrigens folgender Tipp 
gegeben:

"ERROR:Place:120 - There were not enough sites to place all selected 
components
Some of these failures can be circumvented by using an alternate 
algorithm (though it may take longer run time). If you would like to 
enable this algorithm please set the environment variable 
XIL_PAR_ENABLE_LEGALIZER to 1 and try again.

Leider finde ich aber im Xilinx ISE keine Stelle, an der ich die 
Umgebungsvariable setzen kann, wo hat sich diese Option denn versteckt?

Viele Grüße,
Harald M.

@Michael

Ahja, ich bin irgendwie nicht auf die Idee gekommen, dass Xilinx 
tatsächlich für solche Einstellungen Variablen im Betriebssystem 
braucht, da sowas ja eher Projektabhängig ist. Danke für den Tipp. 
Leider hat das Setzen dieser Variable nichts geholfen.


@Andreas
Das Problem lag tatsächlich daran, dass ich das komplette Block-RAM für 
meine Register verwendet habe um LUTs zu sparen. Nachdem ich dem 
Synthesetool gesagt habe er kann zwischen Block-RAMs/LUTs selbst 
entscheiden, können die Multiplizierer platziert werden. Leider passt 
jetzt der Prozessor nicht mehr in der Konfiguration auf den Chip, die 
ich vorher hatte. Aber irgendwo muss man wohl Abstriche machen.



Danke nochmal an alle für die Hilfe!

Harald

Harald M. wrote:

> @Andreas
> Das Problem lag tatsächlich daran, dass ich das komplette Block-RAM für
> meine Register verwendet habe um LUTs zu sparen. Nachdem ich dem
> Synthesetool gesagt habe er kann zwischen Block-RAMs/LUTs selbst
> entscheiden, können die Multiplizierer platziert werden. Leider passt
> jetzt der Prozessor nicht mehr in der Konfiguration auf den Chip, die
> ich vorher hatte. Aber irgendwo muss man wohl Abstriche machen.


Na dann musst du deinem Diplmobetreuer auch verklickern, das das design 
größer als der FPGA sein muß. an welchen ressourcen klemmt es denn, 
welche Ecke des designs müßen wir noch mit guten Ratschlägen in den FPGA 
quetschen.
Und hast Du wirklich die richtigen Schalter für Flächenoptimierung 
genutzt,
z.B. compressed Logik aktiviert?Und auch keinen reset asynchron gebaut?

FPGAküchle

Das Problem ist nicht ganz so dramatisch. Der Prozessor lässt sich an 
mehreren Stellen durch die Konfiguration in der Größe anpassen. Wenn man 
eben unbedingt 16 Multiplizierer braucht muss man an einer anderen 
Stelle Abstriche machen oder auf einen größeren Chip wechseln. Der 
Prozessor soll ja nicht speziell für einen FPGA entwickelt werden 
sondern die Leistungsfähigkeit mit der des verwendeten Chips skalieren.

Komplett auf Fläche kann ich den Prozessor leider nicht optimieren, da 
ich mindestens eine Taktfrequenz von 50 MHz erreichen muss weil daraus 
der Takt für die Kommuniktaion per RS232 gewonnen wird. Fällt der 
Prozessor unter die Geschwindigkeit kann ich meine Programme nicht mehr 
auf der Hardware debuggen.

50 MHz ist natürlich relativ wenig, ergibt sich aber aus den 32 Bit 
Registern, keinen Pipelines und der "MMX"-Einheit.

Es wäre natürlich schön gewesen, wenn der Prozessor mit allen Optionen 
und 16 parallelen ALUs auf meinem FPGA läuft. Aber wenn das nicht der 
Fall ist wird sich das vermutlich auch nicht auf meine Bewertung 
niederschlagen. Ist eher persönlicher Ergeiz in der Leistungsbewertung 
am Ende meiner Arbeit einen guten Wert zu erzielen.