A/D und D/A Wandler am BF 533 über PPI?

[Stepfel (Gast)]

Hallo,

in dem 918 Seiten starken "Hardware Reference" PDF für den BF533
wird für den Anschluß der D/A und A/D Wandler der PPI (PARALLEL 
PERIPHERAL
INTERFACE) Bus vorgeschlagen.

Nun möchte aber ein Analoges Signal schnellstmöglich (16-Bit auflösung 
sowie höchstmögliche Sampelrate) digitalisieren, mit dem DSP Filtern und 
wieder Analogisieren möchte - geht das nicht schneller wenn ich für die 
Ausgabe an den D/A Wandler andere Ports als für die Eingabe über den 
A/D-Wandler benutze?

Andere I/O Ports gibts ja zu genüge, oder ist nur der PPI für schnelles 
lesen/schreiben gedacht?

Nach welchen Kriterien sollte ich die D/A und A/D Wandler wählen?


Gruß Stepfel

[2961 (Gast)]

Man kann ein AD & DA durchaus am selben Bus haben, da es ja sowieso eine 
Verzoegerung zwischen Lesen und Schreiben gibt. Was die Samplerate 
angeht, solltest du schon etwas konkreter werden als Schnellstmoeglich. 
Es gibt 16bitter bit 100MHz soweit ich mich erinnere. Und wenn man die 
nicht braucht sollte man das auch lassen. Welch Bandbreite soll denn 
gemessen werden.

[Stepfel (Gast)]

Das ist ja das Problem - ich habe noch keine Konkrete Vorgabe - 
größtmögliche Bandbreite...

Das ganze ist eine Studienarbeit - es soll dann noch weitere 
Studienarbeiten an dem Board gemacht werden.

Ich soll nur ein Board mit ADC,DSP,DAC realisieren und ein paar 
verschiedene Filter Programmieren - und eben schauen wie weit man damit 
gehen kann.

Ich möchte  wissen wo die Grenzen liegen und was noch vernünftig 
realisierbar ist.
Ich möchte eben nicht das im späteren verlauf der Studienarbeit der 
"Flaschenhals" meiner Entlwicklung der PPI-BUS ist, nur weil sich die 
Converter auf dem Bus auf die Füße latschen

In einem Datenblatt vom BF537 habe ich das gefunden:

The Ten Commandments of Interfacing to the ADSP-BF535
1) The ADSP-BF535’s maximum allowed core frequency is 300MHz.
2) ADSP-BF535's maximum allowed system clock (SCLK) is 133MHz.
3) ADSP-BF535's MemDMA has a worst-case ten-cycle (10) reacquisition 
latency every time the DMA bus is relinquished.
4) ADSP-BF535's SCLK shalt be derived from CCLK, and there are four 
available divide ratios between CCLK and SCLK (2, 2.5, 3, and 4).
5) If the ADSP-BF535's core shalt run at the maximum (300MHz), then the 
maximum SCLK is 120MHz. See Commandments 1, 2, and 4.
6) The maximum ADSP-BF535 MemDMA rate is 133M/10 = 13.3Mwords/sec. See 
Commandments 2 and 3.
7) In order to obtain the fastest ADSP-BF535 SCLK (133MHz) and MemDMA 
transfer rate (13.3Mwords/sec), the core shalt not run at maximum, but 
at 266MHz with a CCLK/SCLK divide ratio of 2. "Only" 34 MIPs are not 
utilized!
8) When not using external FIFOs, the ADSP-BF535's core shalt operate 
minimally at an order of magnitude (10X) greater than the greatest 
external interfacing converter sample rate to provide sufficient 
processing bandwidth.
9) To eliminate the need for external FIFOs, the ADSP-BF535's SCLK shalt 
be an integer multiple of the external interfacing converter sample 
rates to ensure proper phase alignment between converter timing and DSP 
timing.
10) To halve the sample rate that the DSP must process, the external 
logic shalt pack up to two 16-bit samples into each 32-bit word.
Interfacing the ADSP-BF535 Blackfin® Processor to High-Speed Converters 
(like those on the AD9860/2) over the
External Memory Bus (EE-162) Page 5 of 24

Bin noch nicht ganz schlau draus geworden wie ich mir das für den BF533 
umdichten kann und wo genau dann die GRENZE liegt.
Soweit ich weiß hat der BF 537 eben kein PPI.
Wenn das ganze am Ende ohnehin Layout bedingt und unvorhersehbar ist 
sagt es mir :-) dann brauche ich mir den Kopf nicht mehr darüber zu 
zerbrechen.

Ehrlich gesagt machen mir die 176-Pins des DSP etwas Angst - wenn ich 
beim Anschluß an die Converter einen Fehler mache landet die 
Multilayerplatine im Müll und ich habe den Salat.
Daher wollte ich ALLE I/O Pins nach außen führen und die Converter auf 
einer Extraplatine realisieren - wie ich den Anschluß an die Converter 
handhabe ist dann weiterhin flexibel.
Oder hole ich mir HF-Ärger ein wenn ich DSP und die ADC/DAC auf 
verschiedenen Platinen realisiere?

Schonmal danke für die Hilfe.

Gruß Stepfel