Zwei Clocksignale

Hallo,
ich versuche gerade einen Baustein auszulesen, der zwei readout clocks 
zur verfügung stellt. Das Problem: Das übertragen der Daten startet, 
wenn beide Clocks eine rising edge haben, also:

_/----\____/----\____ <- clk_1
_/--\__/--\__/--\__   <- clk_2
 ^- Genau das muss ich erkennen.

Alle versuche der Art
if ( rising_edge(clk1) and rising_edge(clk2) ) then ...
funktionieren leider nicht.
Hat irgendjemand eine Ideee?

Grüsse,
Jan