Wieviel Resourcen noch vorhanden?

> Ich habe 5 Register verbraucht. Frage hier: werden für "interne"
> Zustände (z.B. StateMachine) IO-Pins besetzt?

Es werden Flipflops (Makrozellen) besetzt. Werden diese intern benötigt, 
geht nicht zwangsläufig ein I/O Pin verloren.
In einem Design werden ja normalerweise auch Pins als INPUT genommen. 
Diese benötigen kein Flipflop. D.h. dieses Flipflop kann intern genommen 
werden.
Die kleinen CPLDs haben soviele I/Os wie Makrozellen, die größeren haben 
mehr Makrozellen als I/Os.

Joachim

Ahh, der Fitterreport. Na da sind ja die Infos die ich gesucht habe.

Super danke.

Das man den Inputpin der Makrozelle verwenden kann, wenn diese als Latch 
dient klingt logisch. Allerdings frage ich mich da schon wieder welche 
Makrozelle das Fitting Tool für das interne Latchen verwendet hat, damit 
ich der Makrozelle dann einen Inputpin zuweisen kann.

Mal noch eine andere Frage, ich habe immer mal wieder was gelesen von 
manuellem routen von CPLDs / FPGAs bzw ASICs. Kann man das auch bei der 
Xilinx ISE oder ist das manuelle routen Schnee von gestern???

Jo, danke auf jedenfall für die Diskussion,
Sebastian

Meines Wissens nach, ist manuelles Place & Route mit der ISE möglich, 
aber ob es sinnvoll bzw. effektiver ist ? ... sicherlich nur mit Viel 
Erfahrung und wenn es unbedingt notwendig ist.

Hupps, da hab ich wohl zu lange nicht F5 gedrückt ;)

Naja, also man kennt ja die Ergebnisse vom Autorouter bei Eagle & Co 
(Platinen). Die Verbindungen werden alle erzeugt bei genügend großer 
Anzahl von Layern. Das Ergebnis ist aber immer suboptimal um nicht zu 
sagen Schei....

Keine Ahnung ob der Router von Xilinx das Optimum zusammenstellt. Aber 
wie schon thomas sagte, man braucht dafür bestimmt extrem viel 
Erfahrung.

Hab' ich mir schon irgendwo gedacht.

Für CPLDs ist der Floorplaner laut Hilfe eh nicht implementiert. Schade 
eigentlich. Wäre mal ganz nett gewesen da einen Blick reinzuwerfen....

Sebastian.