VHDL PWM implementation

das hab ich jetzt, aber das will ich eigentlich nicht.

Ich will etwas das:

      signal1 in 100 clock zyklen 1 pulse ausgibt
      signal2 in 100 clock cyklen 2 pulse ausgibt
      signal3 in 100 clock cyklen 3 pulse ausgibt

Warum einfach wenns auch schwer geht :-) Hast ja recht... werds jetzt 
auch so machen.

Hatte ursprünglich gedacht ich mach's mir durch obige Idee etwas 
einfacher aber scheinbar ist das nicht so einfach in VHDL zu 
implementieren wie ich im moment dachte...

Gruß
  Manuel

Naja, aber schwer ist es auch nicht gerade ^^

1

signal count : integer range 0 to 99 := 99;

2

3

process(clk)

4

begin

5

  if rising_edge(clk) then

6

    if count > 0 then

7

      count <= count - 1;

8

    else

9

      count <= 99;

10

    end if;

11

  end if;

12

end process;

13

14

process(clk,count)

15

begin

16

  if rising_edge(clk) then

17

    if count < 1 then

18

      signal1 <= '1';

19

    else

20

      signal1 <= '0';

21

    end if;

22

    if count < 2 then

23

      signal2 <= '1';

24

    else

25

      signal2 <= '0';

26

    end if;

27

    if count < 3 then

28

      signal3 <= '1';

29

    else

30

      signal3 <= '0';

31

    end if;

32

  end if;

33

end process;

Kann sein, dass die Richtung nicht stimmt, hab gerade keine Möglichkeit 
das zu testen. Aber so sollte es auf jedenfall funktionieren.

Wieso nennst Du das eine PWM ?

@Kralle

du hast natürlich recht. Hat eigentlich nix mit PWM zu tun :-)

Gruß
  Manuel