Phasenverschiebung um viertel Takt

@ Andreas (Gast)

>In der Theorie funktioniert das auch soweit :)
>In der Praxis reicht je nach Synthese-Ergebnis die Setup-Time von 2.5 ns
>nicht aus. Also bei steigender Flanke des Systemtakts (0°) setze ich die
>Dateneingänge und das FlipFlop übernimmt nach 2.5 ns (90°) nicht.

Dann musst du nochmal ein FlipFlop zwischenschalten, welches mit dem 180 
Grad phasenverschobenen Takt läuft. Dann hast du bis zu nächsten 90 Grad 
Flanke 3x2.5ns. Die Mustergenerierung muss dann halt einen Takt eher 
erfolgen.

>Meine Fragen sind nun: Kann man da mit Timing-Constraints was machen?

Wenig. Zaubern können die auch nicht. Die Software kann nur prüfen, ob 
sie eingehalten werden oder nicht.

MFG
Falk

@ Andreas (Gast)

>>DDR-Zelle, die mit dem verzögerten Takt läuft.

>DDR-Zelle, heißt doch, dass der Wert bei steigender und fallender Flanke
>übernommen wird.

Ja.

> Ich versteh noch nicht ganz, wie mir das in diesem Fall
>weiterhelfen soll. Könntest Du das bitte etwas näher erklären?

Takt verdoppeln und DDR-FlipFlop Nutzen. Das ist das geliche wie mit 
vier phasenverschobenen Takten zu arbeiten. Der Vorteil liegt darin, 
dass der MUX schon im DDR-FlipFlop steckt, und demzufolge wesentlich 
schneller ist. Ausserdem hast du direkt am Ausgang ein FlipFlop, was das 
Timing straff festnagelt.


>Diese Idee hatte ich auch, aber dadurch wird das Problem nur ein
>FlipFlop zurückverlegt.

Nöö. In deinem direkten Ansatz hast du von der steigenden Flanke des 0 
Grad Taktes nur 1/4 Takt bis zur steigenden Flanke vom 90 Grad Takt. So 
hast du die DOPPELTE Zeit, nämlich 1/2 Takt. vond iesem 
Zwischen-FlipFlop hast du dann 3/4 Takte Zeit bis zur nächsten 
steigenden Flanke des 90 Grad Taktes.

>Und wegen den Timing-Constraints: Ich dachte, dass man bestimmte Pfade
>dadurch als "kritisch" einstufen könnte, damit sie möglichst kurz
>geroutet werden.

Das ist richtig. Aber das löst das Problem allein nicht. Brain 2.0 ist 
duch nichts zu toppen.

MfG
Falk