Timing constraints

[Manuel K. (manuel1139)]

Hallo!

Ich versuche gerade den Xilinx EDK OPB SDRAM controlelr zum laufen zu 
bekommen.

Jetzt ist es so das die Hardware in einem EDK Projekt läuft und in einem 
anderen nicht. Ich gehe mal davon aus das das an den verschiedenen 
möglichkeiten liegt die Hardware auf dem FPGA abzubilden.

Ich gehe davon aus das ich hier in meinem Design entsprechende 
Constraints eingeben muss. Leider ist mir nicht klar wie das geht?!

In meinem SD-RAM Datasheet steht z.B.

Data-out hold time tOH 3 - ns
Data-Input setup time tDS 1.5 2 - ns
Data-Input hold time tDH 0.8 - 1  ns
Address setup time tAS 1.5 - 2 ns
Address hold time tAH 0.8 - 1  ns
CKE setup time tCKS 1.5 - 2  - ns
CKE hold time tCKH 0.8 - 1- ns

Wo muss ich das jetzt eingeben? Ich denke im UCF file? Kann mir hier 
vielleicht jemand ein beispiel geben wie ich so einen Constraint 
definiere?

Vielen Dank!
  Manuel

[Axel (Gast)]

In den user contraints - das wird dann ins ucf eingefügt. Selber machen 
geht auch, bringt aber manche ISE durcheinander.

[Manuel K. (manuel1139)]

so, habe jetzt was gefunden und constraints wie diesen für alles was
mit dem SDRAM Controller zu tun hat eingebaut:

NET opb_sdram_0_SDRAM_DQ_pin[*] OFFSET = OUT : 2.5 : BEFORE : 
sys_clk_pin;

Leider ohne erfolg... Was könnte es noch für Gründe geben das ein Design 
funkioniert und eines nicht? Bei natürlich gleiche Hardware...

Gruß,
  Manuel

[FPGA-Fragender (Gast)]

Ich lese hier mit und schließe mich der Frage an : Muss man das wo 
eingeben? Oder muss einfach die ansteuernde state machine so gestaltet 
werden, daß es passt. ?