Testbench:Zugriff auf int Signale per Testbench Source Code

FPGA-Fragender Gast #709674
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Hallo zusammen,

ich arbeite mit der WEB ISE 8.1 und möchte in einem selbstgeschriebenen 
Testbench mehrere Signale aus meiner "unit under test" uut in eine Datei 
schreiben.

Das ganze funktioniert perfekt, nur habe ich bisher die Signale als 
Ports auf die Top Entity herausgeführt.

DAs ist mir auf die Dauer zu umständlich. Es gibt irgendwie die 
Möglichkeit per Code auf die internen Signale der in der uut enthaltenen 
Componenten zuzugreifen aber ich finde nirgends die richtige Syntax.

In der SIM Help hab ich schon gesucht.

Also irgendwie in der Art:

if ( top_modul/my_sub_component/my_signal_in_Sub_component = '1' ) then

Würde mich echt freuen, wenn mir da jemand weiter helfen könnte.

Gruß FPGA-Fragender
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FPGA-Fragender Gast #709888
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Hallo zusammen,

je größer mein Projekt wird, desto mehr werden mir die Schwächen der WEB 
ISE bewußt.

Na ja, ist halt kostenlos..

Trotzdem Danke für Eure Beiträge, so muss ich nicht weiter suchen.

Gruß vom FPGA-Fragenden
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Kest Gast #709933
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Ich mache etwa so:

man definiert in einer Package einen Typen mit verschiedenen 
Ausgangssignalen etwa so

type rEntityOut is record
 DataOut : std_logic_Vector(7 downto 0);
 DataVal : std_logic;
 debug   : std_logic_vector(7 downto 0);
 enable  : std_logic;
end record;

in der Top-Entity binde ich die Package ein und sollte sich was ändern, 
muss ich nur die Package ändern. Die nicht benutzten Signale werden 
sowieso wegsynthetisiert.

Ansonsten, das hat nichts mit ISE zu tun, sondern mit VHDL. Und ich 
finde es auch gut so, dass es nicht einfach geht. Das würde verleiten, 
auf die Signale zuzugreifen, obwohl man es nicht darf.

Grüße,

Kest
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