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Probleme beim Laden vom Design
Gast
#714001
Hi! Ich hab mit verilog unter Qurtus II ein Modul Programmiert. In der Simulation alles läuft, aber als ich das auf Cyclone geladen habe, bekomme ich am Ausgänge nichts. Woran könnte das liegen? ich hab in meinem Modul eine Funktion verwendet, ist die vielleicht nicht synthetesierbar? gibt es Unterschiede zwischen die Ergebnisse der Simulation und die Ergebnisse eines echtes Harware? LG Dennis Dennis wrote: > gibt es > Unterschiede zwischen die Ergebnisse der Simulation und die Ergebnisse > eines echtes Harware? Ja. Für sowas macht man, wenn die reine Verhaltenssimulation läuft, eine Simulation, die die Signal- und Gatterdurchlaufzeiten berücksichtigt.
Gast
#714021
Ist eine Funktion im Modul synthesierbar? Das hängt davon ab, was drinsteht. Wenn etwas nicht synthetisierbar ist, müsstest Du aber eine Meldung bekommen. Dachte ich zumindest mal...mein ISE hat gerade einfach nichts produziert, ohne mir zu sagen warum. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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