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Forum: FPGA, VHDL & Co. Probleme beim Laden vom Design


Autor: Dennis (Gast)
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Hi!
Ich hab mit verilog unter Qurtus II ein Modul Programmiert. In der 
Simulation
alles läuft, aber als ich das auf Cyclone geladen habe, bekomme ich am 
Ausgänge nichts. Woran könnte das liegen? ich hab in meinem Modul eine 
Funktion verwendet, ist die vielleicht  nicht synthetesierbar? gibt es 
Unterschiede zwischen die Ergebnisse der Simulation und die Ergebnisse 
eines echtes Harware?
LG
Dennis

Autor: Philip Kirchhoff (plip)
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Dennis wrote:
> gibt es
> Unterschiede zwischen die Ergebnisse der Simulation und die Ergebnisse
> eines echtes Harware?

Ja.

Für sowas macht man, wenn die reine Verhaltenssimulation läuft, eine 
Simulation, die die Signal- und Gatterdurchlaufzeiten berücksichtigt.

Autor: Dennis (Gast)
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Ist eine Funktion im Modul synthesierbar?

Autor: Philip Kirchhoff (plip)
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Das hängt davon ab, was drinsteht. Wenn etwas nicht synthetisierbar ist, 
müsstest Du aber eine Meldung bekommen. Dachte ich zumindest mal...mein 
ISE hat gerade einfach nichts produziert, ohne mir zu sagen warum.

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