reset ist an einem Button angeschlossen, der immer 1 ist und wenn er gedrueckt wird wird er 0 clk ist Clock signal meine processes gestalte ich so: process(clk,reset) begin if(reset='0') then die notwendige signale <= 0 ... else der Normalfall, wo die signale ausgerechnet werden end if; end process irgendwie funktioniert das aber nicht Habe ich einen Fehler bei der Verwendung von process mit clk und reset ??? danke im voraus
Machs mal so:
process(clk)
begin
if(rising_edge(clk)) then
if(reset = '1')then
die notwendige signale <= 0 ...
else
der Normalfall, wo die signale ausgerechnet werden
end if;
end if;
Gast
#721995
Wie Philip das gemacht hat, ergibt das einen synchronen Reset. Wenn Du einen Asynchronen willst/brauchst dann mach es so:
1 | |
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8 | |
Gast
#721996
kleiner vertipper: Es muss if(Reset = '1')then heißen...
danke vielmals die lage hat sich dramatisch verbessert :))) das erste rpoblem hat sich schon geloest :) nun werd ich versuchen, die andere Fehler rauszufinden und die dann korrigieren, damit mein projekt endlich gut laeuft :)
Gast
#727233
"Reset <= '1'" gibt eine sehr kleine Schaltung nach der Optmierung :_)
Gast
#727725
die Klammern beim If brauchts in VHDL nicht, also ... if reset = '1' then ...
Gast
#727797
Ich weiß! Finde es nur übersichtlicher ;)
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