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Forum: FPGA, VHDL & Co. Mach4A + ispDesignExpert 8.4


Autor: Mortal_Kid (Gast)
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Hallo,

ich wende mich an das Forum hier weil ich mir keinen anderen Rat mehr 
weiß.
Ich habe einen Lattice Mach4A5 64/32 den ich mithilfe von der Software 
Lattice ispDesignExpert programmieren möchte. Ich habe mir diverse 
Funktionen in Schaltplanform programmiert und möchte diese Funktionen 
jetzt zu einem großen Projekt zusammenfügen. Das generieren der 
Schaltplansymbole war kein großes Problem so wie das verschalten auch. 
Ich habe nun das Problem das wenn ich nun alles zusammen habe und die 
I/O Pins festgelegt hab mir das DesignExpert eine Fehlermeldung aus.

<Warning>  F40008:  Failed to partition with assigned constraints. 
Pin/Node
                    reservation, Input limit constraints, Utilization
                    Percentages will be IGNORED!
                    Pins/Nodes assignments kept.
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Reshuffle Equations
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Shift to FANIN_PHASE.
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Shift to FANIN_PHASE2.
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Shift to BUR_NOD_PHASE.
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. . . . . . . . . . . . . . . .

<ERROR>  F38007:  *** Cannot find a Partition.
..... Only 77 percent of all signals are partitioned.

Unpartitioned Signals : Q0_N_5 D0_N_2 D0_N_4 D0_N_5 D0_N_6 B0_N_3 B0_N_4 
B0_N_5 B0_N_6 B0_N_7 B0_N_8 B0_N_9 B0_N_10 H0_N_2 mux_0 B0_N_3_0 
P0_N_3_0 Q0_N_2_0 D0_N_2_0

Die orginal Datei habe ich angehängt.

Könnt ihr damit etwas anfangen? Ich weiß nicht wie ich das beheben kann.
Ich habe schon daran gedacht das die PLD vielleicht voll ist aber die 
Makrozellen und die Produktterme die ich erstellt habe sind unter der 
grenze der PLD.

Ich hoffe es kann mir jemand helfen.
Vielen Dank im vorraus.

Mfg
Mortal_Kid

Autor: Mathi (Gast)
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Ich kenne mich nicht mit den Mach-Bausteinen aus, aber alles in allem 
scheint der Baustein doch voll zu sein.
Und ein paar zu große Terme sind auch dabei.
Vielleicht kannste mal schreiben was das Design machen soll?
Hast Du in den Constaints die Pins definiert?
<Note>  F40016:  0 pins have been reserved out of 34 .

Autor: Stefan Wimmer (wswbln)
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Hallo Sterblicher ;-)

bei vielen grösseren PLDs (wie auch den MACHs) gibt es mehr AND-Gatter 
als Ausgänge und diese werden dann gruppenweise je nach Bedarf den 
Ausgangs-OR-Gattern zugeordnet (partitioniert). Wenn sich durch das 
Festlegen der Pins (wie in Deinem Fall wahrscheinlich) zu viel Logik in 
der selben Ecke des Chips befindet, reichen dort die lokalen Ressourcen 
nicht mehr aus.

Ich habe mir bei PLD-Designs angewöhnt, die Gleichungen möglichst früh 
wenigstens schon mal in Grundzügen niederzuschreiben und durch den 
PLD-Compiler zu jagen (bei freiem Pinout) um zu sehen, wo meine I/Os 
landen. Dann habe ich jeweils innerhalb der Banks die Signale so 
umsortiert, dass es beim Layout nicht zu allzugrossen Krämpfen kommt. 
Das hat sich soweit ganz gut bewährt.

Autor: Mortal_Kid (Gast)
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@Mathi
Das Design ist ein Teil meiner Technikerarbeit. Ich habe die Aufgabe 
bekommen eine bisher analoge Signalregelung bei einem Verstärker 
(Volume, Treble, Bass, Balance)zu digitalisieren. Die PLD nehm ich weil 
es einem Lehrplan zum einem Ausbildungsberuf entsprechen soll.
Am Ende soll es dann so funktionieren das mit 2 Tastern z.b. die 
Lautstärke erhöht bzw. verringert werden soll. Das ganze hab ich dann 
mit Binärzählern allerdings nur als Schaltplan (kein ABEL oder VHDL) 
programmiert.

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