CPLD Taktversorgung 240 Mhz-> interne PLL?

@ Seooel (Gast)

>ich möchte einen CPLD mit 240 Mhz Takten, wie mache ich das am besten.

Wozu? Das ist für die meisten CPLDs schon über der Leistungsgrenze.

>Auch möchte ich den Jitter möglichst klein halten. Eine interne PLL wäre
>nicht schlecht, aber die CPLD'S scheinen das nicht zu haben.

Eben.

>Hat jemand eine Idee wie ich da am besten vorgehe? Ich werde davon
>verschiedene Takte ableiten, brauche das zu Analysezwecken udn mir
>schienen CPLD's aufgrund der angeblich zeitlich besseren Abschätzbarkeit
>als geeigneter.

Was willst du denn machen?

MFG
Falk

@ Seppel (Gast)

>Geht darum digitale Patterns zu senden,... empfangen, vergleichen... mit
>verschiedenen Parametren zu experimentieren,... . Und da ist die
>CPLD-FPGA Lösung das optimale. Eigentlich für Datenübertragung.

Was nun, CPLD ode FPGA?

>Also würdest Du eher einen FPGA vorschlagen weil die eine PLL haben?

Jain. Bei 200 Mbit/s kann man die interen PLLs/DLLs noch nutzen, aber 
die machen auch einiges an Jitter. Sauber wäre ein 200MHz OSzillator mit 
LVDS Ausgang, direkt ins FPGA eingespeist.

>Ich muss auch mal schauen dass ich auch Logik realisieren kann die nicht
>getaktet ist, also ich brauche definitiv auch nicht taktsynchrone Logik
>um mich auf externe Signale zu Synchronisieren,... .

???
Clock/Data Recovery bei 200 Mbit/s. Na viel Spass. Das sollte man besser 
mit Spezial-ICs machen, um das Rad nicht mühevoll neu erfinden zu müsen. 
Oder ein FPGA mit eingebauten Tranceivern nehmen. Allerdings laufen die 
erst ab 622 Mbit/s

MFG
Falk

@ Seppel (Gast)

>Die Eingangssignale sind 10 Mbit, ich brauche aber intern das vielfache
>von 80 Mhz, also 160, 240,... .

???
Und wozu DAS?

>Ob FPGA oder CPLD weiß ich nicht genau, denke ein CPLD wäre
>wahrscheinlich geeigneter. In die großen FPGA's passt zwar mehr ein, die
>CPLD's könnten aber bei meiner Anwendung bezüglich der Laufzeit besser
>sein, kontollierbarer.

Nicht wirklich. Vor allem wenn wir über 240 MHz reden.

>Ein geringer Jitter wäre ok, aber wenn man auf 25ppm will kommt man um
>einen externen, sehr präzisen nicht herum. Ob es mehr sein darf ist eine

???
Jitter wird nicht in ppm angegeben, sondern ns, ps oder UI.

>gute Frage, da bin ich noch am tüfteln. Denke die PLL sollte aber unter
>+-100ppm liegen.

Du redest von Frequenzgenauigkeit, nicht Jitter.

MfG
Falk

@ seppel (Gast)

>Jitter kann auch in ppm angegeben werden wenn man sich auf eine Frequenz
>bezieht. z.B. beim periodic Jitter.

>http://www-md.e-technik.uni-rostock.de/ma/gol/semi...

Man darf halt nicht alles glauben was im Internet steht. Die 
Angaben/Umrechnung von ps in ppm etc. ist Nonsense und wird in der 
Praxis nie verwendet.

>Aber lassen wir die Einhitendiskussion, ist ja völlig Banane ob ps oder
>ppm, denke kommt drauf an was man meint und wie mans angibt :-) .

Klar, ist ja auch völlig egal ob ich die Masse in kg oder km oder bar 
angebe . . .

>Das mit den 160, 240 Mhz, will ich nicht drauf eingehen wozu ich es
>brauche oder brauchen könnte.

Aha, wieder mal ein Area 51 Projekt. Na dann mal los.

>Frequenzgenauigkeit und Jitter sollten in Summe unter 100 ppm bleiben.

Dieser Satz ist Nonsense.

>Ich will eine Taktschwankung die maximal +- 100 ppm ist, besser +-50.

Das schafft jeder 0815 Quarzoszillator.

MFG
Falk