Gast
#724161
hallo zusamen weiß jemand , wie kann ich eine reale Zahl in eine integer Zahl in VHDL machen ? ich habe so gemacht . library IEEE; use IEEE.NUMERIC_STD.ALL; ...... signal s1:real; signal s2:integer; begin s2 <= integer(s1); es lief aber leider nicht , der Fehler war "Unexpected value. Unable to derive it to an integer." wie kann ich beheben ? vielen Dank.