Hallo! Ich habe folgendes Problem: Ich möchte zwei std_logic_vektoren gleicher Länge vergleichen. Ich habe jetzt geschrieben : if vector1 = vector2 then ... Bei der Simulation mit Modelsim stimmt das Ergebnis, jedoch kommt es mir vor, dass der Vergleich in meinem CPLD also nach der Synthese immer mit TRUE ausfällt. Ist der Vergleich so falsch, oder müsste das stimmen, und mein Problem siegt woanders? Vielen Dank für Eure Hilfe! Max
schau doch mal ob ein Vergleicher (comperator) erkannt und eingebaut wurde. Bei XST als synthese tool steht sowas in der *.syr (Synthesereport) datei. Möglicherweise ist sind beide vectoren irgenwo konstant gleich, und wird zu immer true optimiert. Auch könnte dein cpld garnicht anlaufen (reset immer aktiv).
Hallo! Danke erstmal für die Antworten. Laut Synthesereport wurde ein Comparator mit der Breite meiner Vektoren erzeugt. Der CPLD läuft auch, da der Rest so funktioniert wie er soll. Mal sehen was ich da noch übersehen habe. Viele Grüße Max
Falsches pin? Comperator ausgang nicht im .ucf einem pin zugeordnet? Scope falsch eingestellt oder zu langsam?
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