Hey habe eine Frage, habe eine Stoppuhr gebaut bzw entworfen und auf einen FPGA implementiert. Mit zwei 7SEG Anzeigen und einem LED Balken für die Zehntelsekunden. Mit einem Taster soll der Masterclock von 10 MHz auf 100 Hz und 10 Hz heruntergeteilt werden. Dies habe ich auch realisiert mit einem Clock Divider einmal durch 100 000 geteilt und einmal durch 1 000 000. Das Problem beim Laufen der Uhr auf dem Board läuft die Uhr schneller oder langsamer als erlaubt. Das heißt wenn ich fast zeitgleich ne normale Stoppuhr laufen lasse ist die Uhr auf dem Board langsamer oder schneller.. Woran kann das liegen und wie kann ich das Problem beheben? Falls jemand die Schaltung sehen möchte für den Frequenzteiler kann ich sie noch einbinden. Gruß Chris
@ Chris (Gast) >Mit einem Taster soll der Masterclock von 10 MHz auf 100 Hz und 10 Hz >heruntergeteilt werden. Dies habe ich auch realisiert mit einem Clock >Divider einmal durch 100 000 geteilt und einmal durch 1 000 000. Das Hoffetlich nciht als Derived Clock. Siehe Taktung FPGA/CPLD >Stoppuhr laufen lasse ist die Uhr auf dem Board langsamer oder >schneller.. Um wieviel weicht die Messung ab? Bei welcher Messzeit? >Woran kann das liegen und wie kann ich das Problem beheben? Tja . . . > Falls jemand >die Schaltung sehen möchte für den Frequenzteiler kann ich sie noch >einbinden. Wäre von Vorteil. Beachte bitte die Bildformate. MFG Falk
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