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#732149
Hallo ich versuche ein CIC Decimation Filter in VHDL zu implementieren, leider scheitere ich schon bei der Simulation mit SCILAB. Laut Dokument vom Xilinx http://www.xilinx.com/bvdocs/ipcenter/data_sheet/cic_compiler_ds613.pdf wird im vorderen Teil des CIC über mehrere Stufen integriert. Wenn ich das SCILAB Simuliere, wird es aber irgendwann einen Überlauf geben (siehe Bild). Was läuft hier falsch? function [y] = cic_int(x) l=length(x); y(1)=x(1); for i=2:l, y(i)=y(i-1)+x(i); end; endfunction; x=linspace(0,10*%pi,1000); y=sin(x); subplot(3,1,1); // Sinus plot2d(y); subplot(3,1,2); plot2d(cic_int(y)); // Sinus integriert subplot(3,1,3); plot2d(cic_int(cic_int(y))); // Sinus 2 * integriert Gruss sam


