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Forum: FPGA, VHDL & Co. DDR2 RAM Daten verarbeiten


Autor: René D. (Firma: www.dossmatik.de) (dose)
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wie kann man Daten aus dem DDR2 RAM verarbeiten?
Eine kurze blöde Fragen, wenn man weiss wie es geht.

Die Daten werden in den RAM mit steigender und fallender Flanke 
übertragen.
Alle VHDL Anweisungen sind nur mit einer Flanke möglich. (Ausnahme 
CoolrunnerII). Der FPGA kann doch nur Daten mit ein Flanke 
synchronisieren. Gibt es einen Multiplexer, der die Takrate wieder 
reduziert?
Oder wo ist der Haken an der Technik?

Autor: Matthias (Gast)
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Es gibt DDR Flipflops an den IO Ports, die die Daten zu fallender und 
steigender Flanke abtasten können. Intern im FPGA gibt es dann zwei 
Datenpfade.

Autor: René D. (Firma: www.dossmatik.de) (dose)
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Dann ist der DDR flip-Flop ein Multiplexer. Wie ich es mir gedacht habe. 
Gibt es dafür Beispiel Code? Da es hier um ein zeitkritsches Verhalten 
geht.

Autor: Test (Gast)
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DDR2 ist viel zu komplex für einen CPLD. Das können nur noch FPGAs.
Z.B. non-volatile FPGAs XP2 von Lattice. Die I/O struktur beinhaltet 
eine FF-Struktur, die aus einigen D-Flops und Multiplexern die Datan auf 
beiden Clockflanken extrahieren koennen. Die I/Os sollten sehr hohe 
Geschwindigkeiten unterstützen und den für DDR2 notwendigen 
differentiellen Signalstandard unterstützen.
Ein DDR2 Controler benötigt in einem FPGA ca. 2000 Register und für eine 
32bit implementation 236 I/Os.
Cheers!

Autor: ahnungslos (Gast)
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Hallo

mich ihneressiert dieses Thema auch. Leider hatte ich noch nicht genug 
Zeit, mich einzuarbeiten. Auf der Suche nach Informationen ist mit 
dieser vielversprechende Link in die Finger geraten.

Intel reference design
http://www.intel.com/design/iio/applnots/appndx_d.pdf

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