Clock durch MUX schicken?

[Chris R. (mrgreen)]

Hallo,
darf ich das Clock Signal durch einen MUX schicken?
Ich stelle mir das so vor, dass, je nachdem, was der Benutzer möchte 
(durch Schalter zu wählen), die Schaltung schneller oder langsamer 
läuft.

Dazu würde ich mir zwei Tatke erzeugen und je nach Auswahl des Nutzers 
das eine oder das andere als Taktquelle für z.B. ein Register nehmen.

Darf man das?

MfG
Mr.Green

[Falk B. (falk)]

@ Chris R. (mrgreen)

>darf ich das Clock Signal durch einen MUX schicken?

Nur wenn man es richtig macht.

>Ich stelle mir das so vor, dass, je nachdem, was der Benutzer möchte
>(durch Schalter zu wählen), die Schaltung schneller oder langsamer
>läuft.

Das macht man besser über einen variablen Zähler, der ein Clock Enable 
generiert.

>Dazu würde ich mir zwei Tatke erzeugen und je nach Auswahl des Nutzers
>das eine oder das andere als Taktquelle für z.B. ein Register nehmen.

>Darf man das?

Ja, du wirst dafür nicht verhaftet. ;-) Ist aber schlechtes Design. 
Siehe

Taktung FPGA/CPLD

MFG
Falk

[Digitalpolizei (Gast)]

Ich würde ihn dafür durchaus verhaften. Die Funktion, die er bauen will, 
muss in einem FPGA anders realisiert werden.

[Morin (Gast)]

Dafür gibts doch extra Clock-Muxe (BUFGMUX). Wenn du die Clock durch nen 
normalen Mux schickst, dann bekommst du ein "schiefes" Clocknetzwerk 
zwischen den Clocks die durch den Mux gehen, denen, die nicht durchgehen 
aber in der Nähe vorbei, und denen die ganz woanders hingehen. Das 
vergrößert den Clock Skew und der Maximaltakt wird kleiner.

Das einzige was prinzipiell geht ist: Ein Mux wählt eine von zwei Clocks 
aus, diese geht dann durch einen BUFG und dann durchs Clocknetz an alle 
Register. Da meines Wissens ein BUFG auch nur ein halb abgeschalteter 
BUFGMUX ist hast du damit nix gewonnen und kannst gleich einen BUFGMUX 
nehmen.

[Morin (Gast)]

Achja: Das mit den BUFGMUX war auf Xilinx-FPGAs bezogen. Keine Ahnung 
wie das bei Altera geht, aber ich vermute mal da gibt es was 
entsprechendes.