Gast
#755556
Hi! Also es geht um folgendes beispiel: signal U : signed( 9 downto 0); --10bit breit signal V : signed( 4 downto 0); -- 5bit breit signal W : signed(50 downto 0); --51bit breit ... W <= (U*V)*2; ---> ERROR: resultierende breite ist 100bit (klar, er macht 50x50bit mult intern) ich hab mir jetzt geholfen indem ich es so umschreibe: variable UV_tmp : signed(49 downto 0); .. UV_tmp := U*V; --ist jetzt 5*10 = 50 bit W <= UV_TMP & '0'; --und jetzt 51 bit Da ich variablen aber nicht mag und es bloed zu lesen ist such ich nach ner möglichkeit dem synthesizer zu sagen dass ich da keine 50x50 mult brauche. Jemand ne Idee ? Die zahlen sind nur ein beispiel, konkret geht es zb auch um *1024 oder so. Das muss doch auch anders gehen... Achja, ist Xilinx Webpack 8.2i Gruss, vhdl_noob