Datenkommunikation zwischen 2 Clock Domänen

Ein Dual-Clock FIFO mit almost full und almost empty flags sollte 
reichen. Nimm einfach einen aus dem Core Generator (ob Altera oder 
Xilinx ist egal).


Grüße,
Kest

Ich rate dir ebenfalls zu mit einem Coregenerator deines 
FPGA-Herstellers generierten FIFO-Cores.

Falls du jedoch keine asynch. Fifos auf dem FPGA hast, kannst du dich 
auch an folgenden Papern orientieren (in Verilog, aber einfach in VHDL 
umsetzbar):
http://www.sunburst-design.com/papers/CummingsSNUG2002SJ_FIFO1.pdf
http://www.sunburst-design.com/papers/CummingsSNUG2002SJ_FIFO2.pdf

Prinzipiell müssen die Full/Empty-Flags auch synchronisiert werden. Das 
macht man zB. mit Graycountern, die dann in der Clockdomain des 
jeweiligen Signals einsynchronisiert und verglichen werden.

Hallo zusammen,

>Ein Dual-Clock FIFO mit almost full und almost empty flags sollte
>reichen. Nimm einfach einen aus dem Core Generator (ob Altera oder
>Xilinx ist egal).

Euer Rat ist gut gemeint, aber geht in meinem Fall nicht, weil die Daten 
umsortiert werden müssen.

Ich hab auch schon  eure Löstung durchdacht, aber dann müßte ich einen 
relativ großen FIFO nehmen, weil die Daten recht stoßweise und dann z.b. 
mit 75 Mhz kommen und danach in der FPGA Domäne 50 MHz bräuchte ich 
nochmals ein großes DP-RAM für die Umsortierung.

Das alles verschlingt zu viel Speicher.

Daher meine Frage bzgl der Synchronisierung der Signale.

Du brachst doch nur die Zähler zweimal einsynchronsieren und auf 
Stabilität prüfen. Du erhälst 2 Werte, einmal in der linken und einmal 
der rechten Domäne. Ein Asynch Fifo macht auch nichts anderes.

Hallo zusammen,

nochmals Danke für Eure Ratschläge.

Ich hab jetzt mal ein Modul mit DPRAM inkl. Taktsync und Umsortierung in 
einem Schritt entworfen.

Wenn ichs nicht zum Laufen bring, werde ich in jedem FAll die 
vorgelagerte FIFO Lösung machen müssen.

Ich werds mal simulieren und dann schauen ob ichs zum Laufen bring...

Gruß vom FPGA-Fragenden