Etwas aufwendigere Taktteilung mit Xilinx DCM

Im Prinzip kann ich da noch eine zweite Frage anhängen, die gut 
dazupasst: Ich hab jetzt eben zwei Teile im Design die Daten über einen 
Dual Port RAM austauschen. Die eine Seite arbeitet mit 250Mhz, die 
andere mit 62,5. Soll ich nun an der Seite des RAMs, an der das Design 
mit 62,5Mhz Clock arbeitet auch diese 62,5Mhz Clock anlegen oder die 
250Mhz Clock, die durch meinen obigen Plan oder auf anderen Wegen 
synchron zur 62,5Mhz clock wird?

Ich würde mal die 62,5Mhz Clock nehmen weil es mir nicht gefällt, dass 
das 62,5Mhz Design aus seiner Sicht einen Schreibvorgang durchführt und 
aus Sicht des Speichers sind das eigentlich vier. Aber die beiden 
unterschiedlichen Clocks verunsichern mich hier auch etwas.

Eigentlich nur die Tatsache, dass ich dafür bestehende und getestete 
Codeteile angreifen muss. Das würde ich zwar gerne vermeiden aber wenn 
es nicht anders geht wäre es mir das sicher wert.

Klingt überzeugend. Die bestehenden Teile um einen CKE zu erweitern 
sollte mir hoffentlich auch gelingen, ohne großartig Fehler 
einzubringen.

Ob das Konzept aus meinem ersten Post Mist ist oder funktionieren könnte 
würde mich allerdings schon noch interessieren.

Den hab ich schon gesehen und ähnlich habe ich es auch gemacht. Meine 
Probleme entstanden, als ich eine DCM hatte, die einen 125Mhz clock 
erzeugt hat und dieses Clock signal auf zwei DCMs leiten wollte, wobei 
der Takt der gleiche bleiben sollte und die eine gegenüber der anderen 
einen Phasenverschub machen. Laut meinem Chef kann man in der 
Konstruktion nicht sagen, ob die beiden parallelen DCMs sich immer in 
derselben Phase stabiliseren oder evtl die eine um 180Grad 
phasenverschoben zur anderen locked.

Wie gesagt, da bin ich verständnismäßig immer noch am kämpfen.